首先不是看block_guide,而是在schematic中查看IP模块的端口信号,可能有些输入端口是Tie 0/1或没连接的,有些输出端口是没连接的,因为SOC designer可能遗漏掉某些端口信号,或者最初只是简单的Tie 0/1,但后面遗忘了,如果对某些端口信号有疑问,需要及时和SOC designer沟通,这样其实也是节省验证时间,因为可能debug一个失败的case,最后发现其实是只因为端口信号没连接或者Tie 0/1了。随后,搞清楚IP模块的基地址、复位信号、所有的时钟以及支持的时钟频率。最后,基于RTL和block_guide,搞清楚每个端口信号对应的IP的feature,并编写相应的user case。
对于门级仿真,在门级网表中,虽然IP模块内部的hierarchical结构以及层次子模块的端口信号名是不会变的,但是子模块的内部信号名是改变的,这其实给debug增加了不小难度,为了减小debug的难度,可以对照着功能仿真一起debug,如果感觉子模块的内部信号比较杂乱,可以直接看子模块的端口信号是否是正确的电平,且可以由子模块的输入端口向内部追踪。