Quartus同Modelsim联合仿真

最新推荐文章于 2025-06-09 01:07:38 发布

原创最新推荐文章于 2025-06-09 01:07:38 发布 · 2.4w 阅读

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本文介绍了FPGA开发环境（quartus和ise/vivado）与modelsim的联合仿真。以quartus为例，详细说明了安装集成包、新建工程、设置仿真工具、配置modelsim路径、生成并关联testbench等步骤，最后在quartus调出modelsim进行仿真。

我看到网上很多人在问如何用modelsim仿真，研究了一番如何在modelsim建立工程，如何关联库之后便放弃了，其实我也遇到过这样的问题，还好有大神指导，知道了联合仿真的概念，少走了不少弯路，下面我就向大家介绍一下FPGA开发环境同modelsim的联合仿真。

所谓FPGA开发环境其实就是quartus和ise/vivado,quartus 现在已经有了集成安装包，直接安装就好了，ise/vivado还是要外部调用。

首先安装quartus和modelsim的集成安装包，我装的是quartus prime 16.0。

然后新建工程，可以新建的过程中在EDA TOOL Settings时设置Simulation 为Modelsim-Altera。如下图

或者在工程建立完成后在Assignments->Settings->EDA TOOL Settings设置Simulation 为Modelsim-Altera。如下图

然后再设置一下modelsim的路径，一般集成环境都会自动配置，以防外一还是配置一下，Tools->Options->General-> EDA TOOL Options->Modelsim-Altera 点击后面浏览选择modelsim路径，我是装在C盘的。如下图

接下来就要配置关联的testbench了，可以自己写testbench，建议还是用quartus自动生成，前提是你综合完成。

Processing->Start->Start Test Bench Template Write,点击就会在你的工程目录下自动生成一个simulation的文件夹，里面有modelsim文件夹，下面就有一个自动生成的一个顶层文件名.vt的test bench文件。

生成test bench后在Assignments->Settings->EDA TOOL Settings->Simulation配置关联信息。如下图

选中Compile test bench，点击Test Benches。

点击New。

系统自动生成的test bench 一般是顶层文件名_vlg_tst，例化名是i1，这些都可以改，我一般是将test bench 模块名改为顶层文件名_sim, 例化名改为uut。

仿真时间可以不填，我一般是填个10us，然后配置test bench路径，设置后点击add，然后一路ok，就设置完成了。

最后就是在quartus 调出modelsim了，Tools->Run Simulation Tool->RTL Simulation。等待一会，modelsim波形窗口就会弹出来了，如果没有反应，就返回去检查一下配置。