UVM
superyan0
目前就职于某芯片公司,擅长IC前端(FPGA)设计验证等,个人积累了大量ip,商业合作可联系我的qq:549335336。
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synopsys EDA自学指南
最好的自学资料永远是厂家的datasheet,user guide,在solvenet:https://solvnetplus.synopsys.com/s/注册账号,下载安装软件,在document中找到想要学习软件的user guide,一般都会有软件学习example lab,跟着做一遍基本就入门了。还有一个找资料最好的地方就是软件的安装目录,以VCS为例,找到$VCS_HOME/doc/UserGuide/examples-pdf/rvm_tutorial_ov/labs,所有的lab代码都存放原创 2021-04-12 11:24:20 · 3184 阅读 · 3 评论 -
vcs编译systemverilog并且用verdi查看波形
转载自:http://blog.chinaaet.com/weiqi7777/p/5100017757对于编写的systemverilog代码,在linux下,可以使用vcs编译,但是编译的时候,要注意,要加入几个选项。 整个过程,linux使用的是64位的redhat,vcs使用的是vcs2015,verdi使用的是verdi2015。 如以下的systemverilog代码。 其中router_test_top.sv是顶层的代码。 使用命令原创 2021-03-29 15:48:48 · 6427 阅读 · 1 评论 -
入坑UVM-学习计划
为了延长职业生涯,多几个技能傍身有备无患,所谓技多不压身,想学验证很久了,一直没有下定决心开始,那么今天刚好有时间,择日不如撞日,就今天吧,有点草率,话不多说,开干!首先是选定教材,我准备分两大块,SV+UVM,教材分别是绿皮书和白皮书,红宝书作为参考,有需要就看一下。SV因为没有system verilog的基础,所以直接上UVM估计会比较费劲,还不如把基础夯实,所以第一阶段的学习就从SV开始,教材是绿皮书《SystemVerilog for verification》,中文版《SystemV原创 2021-03-21 23:00:43 · 675 阅读 · 0 评论