Vivado一键生成Verilog例化代码方法分享

 

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前言

一、vinst是什么？

二、使用步骤

1.设置Vivado启动时自动加载脚本

2.Vivado设置

总结

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前言

天下苦Vivado无代码例化模板久矣，士可996，但不可无生产力工具。这里开源一个Verilog例化模板生成脚本vinst，便于直接集成到Vivado中。

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一、vinst是什么？

vinst是一个TCL脚本，用于Verilog例化模板生成，下载地址如下，

https://github.com/telantan/script.git

二、使用步骤

1.设置Vivado启动时自动加载脚本

 

进入下面目录，

%APPDATA%/Xilinx/Vivado/

新建init.tcl文件，输入如下内容，注意脚本路径切换成本地真实地址，

 

source {E:\Vivado\script\ver_inst.tcl} -notrace

2.Vivado设置

启动Vivado，注意TCL Console中如果显示类似如下信息，说明启动脚本加载成功，

INFO: [Common 17-1460] Use of init.tcl in C:/Users/Y7000P/AppData/Roaming/Xilinx/Vivado/init.tcl is deprecated. Please use Vivado_init.tcl 
Sourcing tcl script 'C:/Users/Y7000P/AppData/Roaming/Xilinx/Vivado/init.tcl'

Tools -> Custom Commands -> Customize Commands，

 

Run command 输入以下命令，可以选择加-p0 ，-p1或者-pa等参数，具体区别，自己尝试

vinst [get_selected_objects] 

确认以后，工具栏会多一个TCL图标，

在Sources窗口中，选中一个verilog代码，点击工具栏中新添加的按钮，

在TCL Console窗口中，会出现类似下面内容，具体怎么用，自己选择，

如果添加-p1参数，

vinst [get_selected_objects] -p1

 

 

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总结

通过vinst脚本，可以在Vivado中实现一键生成Verilog例化代码，还算方便。当然，脚本必然有很多功能限制，bug也不少，正如人无完人，脚本亦如此。