原理图设计的通用规范

一、原理图的通用设计规范

硬件电路原理图设计是工程设计的基础，遵循一些通用规范可以提高设计的可读性、可维护性和减少错误。

通用的设计规范主要有以下要求：

清晰明了：

保持原理图的清晰度和简洁性。使用标准的符号和线条，确保元件的连接和信号流是易于理解的。

模块化设计：

将电路划分为模块，每个模块负责特定的功能。这有助于组织和理解复杂的电路。

正确的符号使用：

使用标准的电气和电子符号，确保符号的使用与元件的实际类型一致。

电源标识：

明确标识电源引脚，确保正确的供电。标明电源的电压和电流要求。

地线和电源线的分离：

保持地线和电源线的清晰分离，避免混淆。这有助于降低电磁干扰和提高信号完整性。

信号方向：

使用箭头或其他标志表示信号的流向，使得电路的信号传输方向一目了然。

引脚标注：

明确标注每个元件的引脚，确保连接正确。使用统一的引脚编号或命名规范。

元件值标识：

在元件的符号旁边标注元件的数值，例如电阻值、电容值等。这有助于检查和维护。    

电路版本和日期：

在原理图上标明版本号和设计日期。这有助于跟踪设计的演变和变更。

注释和说明：

在电路图上添加足够的注释和说明，解释特殊的设计决策、元件的选择等，以便其他工程师能够理解设计意图。

电磁兼容性（EMC）考虑：

考虑电磁兼容性，确保布线和元件的布局有助于减小电磁干扰。

检查和审查：

在设计完成后进行仔细的检查和审查，确保符合公司或行业的标准和规范。

尽量减小交叉线：

减小电路图中的交叉线，这样可以提高可读性。使用适当的线宽和颜色来区分不同的信号。

二、具体的工程实例：

1.原理图各页内容依次为：封面、目录、电源、时钟、CPU、存储器、逻辑、背板（母板）接口等。

2.原理图上所有的文字方向应该统一，文字的上方应该朝向原理图的上方（正放文字）或左方（侧放文字）。

下图分别为符合规范和不符合规范的例子。    

 

文字都向上或者向左，符合规范        文字方向不一致，有文字向右，字符重叠，不合规范

标注文字方向向下，不合规范。

3.原理图上的各种标注应清晰，不允许文字重叠。    

原理图上包括网络名、位号、器件管脚号等各字符都不允许重叠下面是不符合规范的例子

 

4.元器件的位号要显示在该组件的附近位置，不应引起歧义。

5.芯片的型号和管脚标注，精密电阻、大功率电阻、极性电容、高耐压电容、共模电感、变压器、晶振，保险丝等有特殊要求的器件参数要显示出来，LED应标示型号或颜色。

6.有确定含义的低电平有效信号采用*或者_N（引入逻辑的需要用_N）后缀结尾。“有确定含义”包括但不限于如下信号：片选，读写，控制，使能。

7.所有的时钟网络要有网络标号，以CLK 字符结尾，以便于SI分析、PCB布线和检查；非时钟信号禁止以CLK等时钟信号命名后缀结尾。时钟信号命名应尽量体现出时钟频率信息。

为了方便信号完整性分析和布线约束制定，并保证不引起歧义，时钟信号必须以规定的CLK后缀结束。其他信号，例如时钟使能信号等，一律禁止以该信号命名后缀结束。时钟信号命名还应体现出时钟频率。根据绘图者的习惯，可以体现出时钟的流向、用途、来源等信息。

例如：FPGA1_8K_CLK，FPGA2_33M_CLK，OIB0_52CHIP_TCLK都是符合规范的命名。

串联端接时钟网络的命名参见串联端接网络的绘制和命名

8.在PCB布线时有特殊要求的网络要定义网络名，推荐在原理图上注明要求。

9. 采用串联端接的信号（包括时钟），串阻在原理图上应就近放置于驱动器的输出端。串阻和驱动器之间不放置网络标号，串阻后的网络进行命名（时钟信号必须命名并满足时钟信号的命名规范）。

对于源端端接网络，正确的画法应该是将串阻直接画在驱动器件的输出端，串阻和驱动器件之间的网络可以不进行命名，串阻之后的网络进行命名。如下图所示为一个正确的范例。

如果将串阻放在接收端，或者在串阻之前的信号进行命名，串阻之后的信号不进行命名，都会使得布线的分析和检查困难，甚至会造成串阻被放置在接收端而未被查出的结果，导致信号完整性较差。如下图是不正确的范例。

 

10.提供各单点网络列表和未连接管脚列表，并一一确认

关于单节点网络和浮空管脚的检查，可以通过Cadence附带的原理图规则检查工具Rules Checker（也称Checkplus HDL）对原理图进行规则检查。我们最常用的是单节点（Single_node_net）和浮空管脚（Unconnected_instance）检查。

在设计中出现单节点和浮空管脚是很正常的事情，例如单板静电泄放模块中有很多单节点。本条目要求的是对所有的单节点和未连接管脚进行确认，确保没有漏接网络或者遗留未处理的CMOS输入管脚、器件控制管脚。