EDA术语及资源链接

EDA是芯片之母，是芯片产业皇冠上的明珠，是IC设计的最上游最高端的产业！

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集成电路EDA设计精英挑战赛
EDA²侠客岛

BLIF(Berkeley Logic Interchange Format )

故障仿真（Fault Simulation）
DFT（Design for Test）
网表（Netlist）
ATPG库（ATPG（Automatic Test Pattern Generation）库，自动测试图形生成库）

ODC（observability don’t care）

形式化方法（Formal methods）
低功耗优化（low-power optimization）
时钟门控（clock gating）
时钟门控条件（clock gating condition）
时序重排（ retiming ）
D触发器（DFF）
触发器（Flip-Flop）

逻辑状态切换的频率(switching activity)
扇入（fan-in）
扇入（fan-out）

二进制决策图（BDD，binary decision diagram）
BDD 是一种特殊的树型结构, 采用二叉树的形式表示一个Boole 逻辑函数。
可满足性（SAT，satisfiability）
前端（frontends）
后端（backends）
与非图（AIG，and-inverter graph）

LUT指显示查找表（Look-Up-Table）

形式化验证（Formal Verification）
关键设计路径（Critical Path）
模型检测（Model Checking）
SVA 断言描述（SystemVerilog Assertion）

硬件描述语言（HDL:Hardware Description Language）
RTL（寄存器传输级，Register Transfer Level）

安全属性（Safety Property）
活性属性（Liveness Property）

芯粒（Chiplet）
集成芯片（Integrated Chips）
固件（Firmware）
晶片（Die）

基本输入/输出系统BIOS（Basic Input/output System）

组合逻辑 (combinational logic)
时序逻辑(sequential logic)
行静态检查(static check)
在编译阶段(compile time)

抽象语法树（Abstruct syntax tree）

书籍：
《Formal Verification An Essential Toolkit for Modern VLSI Design》

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Icarus Verilog for Windows
User Guide | Icarus Verilog | Fandom

开源仿真工具Icarus Verilog中的verilog parser
开源综合工具Yosys中的Verilog Parser

FormalVerification
形式化验证

Q-M（Quine-McCluskey）两级逻辑化简算法原理解析

sis 1996停止更新 2017更新license
vis 2001停止更新
mvsis 2005 停止更新 源码库 32位

abc 源码地址： https://github.com/berkeley-abc/abc
Yosys 源码地址： https://github.com/YosysHQ/yosys
cirkit

mockturtle
Welcome to mockturtle’s documentation! — mockturtle v0.4 documentation

宁波大学-储著飞 / also
iMap

btor2tools
boolector

The EPFL Logic Synthesis Libraries (Showcase)

YosysHQ Documentation Library
YosysHQ Tool Documentation
ABC: A System for Sequential Synthesis and Verification

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