Verilog十大基本功
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Verilog十大基本功0(阻塞赋值与非阻塞赋值)
需求说明:Verilog设计基础内容 :阻塞赋值和非阻塞赋值来自 :时间的诗前言:阻塞与非阻塞赋值是 Verilog 语言中最基本的部分,也是让大部分 Verilog 新手最困惑的地方。关于阻塞与非阻塞的著作文章可谓汗牛充栋,这些文章对阻塞与非阻塞赋值的原理进行了非常详细的讲解,但新手读了之后依然有种似懂非懂的感觉原创 2016-07-26 10:14:19 · 19155 阅读 · 2 评论 -
Verilog十大基本功8 (flipflop和latch以及register的区别)
来自1:https://www.cnblogs.com/LNAmp/p/3295441.html 第一次接触Latch是在大二学习数电的时候,那时候Latch被翻译成锁存器,当时还纠结着锁存器和寄存器的区别(要是当时我知道他俩的英文名叫latch和register我还纠结个P)。 扯远了,话不多说,该说说latch与verilog的联系。 还是照惯例,首先必须放上关于lat...转载 2019-01-07 09:48:19 · 19936 阅读 · 7 评论 -
Verilog十大基本功7 (IC设计经典书籍)
来自:https://blog.csdn.net/limanjihe/article/details/52674827学习数字IC设计一段时间,总结一下自己学习期间遇到的比较好的书籍,希望能给大家一个指导和借鉴,同时也希望大家相互学习交流。 1 《Verilog HDL高级数字设计》 中文版和原著。这本书本人以为是讲Verilog方面的最好的一本书,看完此书后,相信大家...转载 2019-01-04 11:40:01 · 10279 阅读 · 1 评论 -
Verilog十大基本功6 (关于Verilog的可综合性)
来自:https://blog.csdn.net/a8039974/article/details/43635425 可综合模型的结构 如果程序只用于仿真,那么几乎所有的语法和编程语句都可以使用。但如果程序是用于硬件实现,那么我们就必须保证程序的可综合性,即所编写的程序能被综合器 转化为相应的电路结构。不可综合的HDL语句在用综合工具综合时将被忽略或者报错。作为设计者,应该对可综...转载 2018-12-14 09:52:43 · 2307 阅读 · 0 评论 -
Verilog十大基本功5 (关于verilog中的signed类型)
来自:https://www.cnblogs.com/lianjiehere/p/3968103.html 在数字电路中,出于应用的需要,我们可以使用无符号数,即包括0及整数的集合;也可以使用有符号数,即包括0和正负数的集合。在更加复杂的系统中,也许这两种类型的数,我们都会用到。有符号数通常以2的补码形式来表示。图1列出了4位二进制表示法所对应正负数。进一步观察,我们发现两种类型数的...转载 2018-12-14 09:34:52 · 12348 阅读 · 4 评论 -
Verilog十大基本功4 (FPGA四大设计要点)
需求说明:IC设计基础内容 :FPGA四大设计要点来自 :时间的诗原文:http://www.openhw.org/article/15-03/20104221426490405.html?sort=1129_1552_0_0FPGA的用处比我们平时想象的用处更广泛,原因在于其中集成的模块种类更多,而不仅仅是原来的简单转载 2016-07-26 17:58:38 · 7952 阅读 · 0 评论 -
Verilog十大基本功3(testbench的设计 iout类型端口信号处理)
需求说明:Verilog设计基础内容 :testbench的设计 iout类型端口信号处理来自 :时间的诗续Verilog十大基本功2(testbench的设计 文件读取和写入操作 源代码)3 testbench 的技巧1)如果激励中有一些重复的项目,可以考虑将这些语句编写成一个 task,这样会给书写和仿真带来很大方便。例如原创 2016-07-26 16:58:13 · 10896 阅读 · 0 评论 -
Verilog十大基本功2(testbench的设计 文件读取和写入操作 源代码)
需求说明:Verilog设计基础内容 :testbench的设计 读取文件 写入文件来自 :时间的诗十大基本功之 testbench1. 激励的产生对于 testbench 而言,端口应当和被测试的 module 一一对应。端口分为 input,output 和 inout 类型产生激励信号的时候,input 对原创 2016-07-26 15:59:34 · 53892 阅读 · 5 评论 -
Verilog十大基本功1(流水线设计Pipeline Design)
需求说明:Verilog设计基础内容 :流水线设计来自 :时间的诗流水线设计前言:本文从四部分对流水线设计进行分析,具体如下:第一部分什么是流水线第二部分什么时候用流水线设计第三部分使用流水线的优缺点第四部分流水线加法器举例第一 什么是流水线流水线设计就是将组合逻辑系统地分割原创 2016-07-26 10:46:38 · 57396 阅读 · 0 评论 -
Verilog十大基本功9 (Multicycle Paths)
来自:http://blog.chinaaet.com/coyoo/p/31979概述 Multicycle paths即多周期路径,指的是两个寄存器之间数据要经过多个时钟才能稳定的路径,一般出现于组合逻辑较大的那些路径。在实际工程中,除了乘除法器等少数比较特殊的电路,一般应该尽量避免采用多周期路径电路。即使有所使用,也应该通过约束在综合工具中指出该路径,使得综合工具在计算Fm...转载 2019-01-07 10:53:33 · 26510 阅读 · 3 评论