Verilog基础知识
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Verilog基础知识1（FPGA 设计的四种常用思想与技巧之一 -- 乒乓操作）
FPGA 设计的四种常用思想与技巧之一 王诚 Lattice Semiconductor 本文讨论的四种常用 FPGA/CPLD设计思想与技巧： 乒乓操作、 串并转换、 流水线操作、 数据接口同步化， 都是 FPGA/CPLD 逻辑设计的内在规律的体现， 合理地采用这些设计思想能在FPGA/CPLD设计工作种取得事半功倍的效果。FPGA/CPLD的设计思想与原创 2016-05-13 20:58:49 · 25092 阅读 · 3 评论 -
Verilog基础知识8（异步FIFO的FPGA实现）
需求说明：Verilog设计内容 ：异步FIFO设计来自 ：时间的诗原文：http://www.cnblogs.com/BitArt/archive/2013/04/10/3010073.html本文大部分内容来自Clifford E. Cummings的《Simulation and Synthesis Techniques f原创 2016-07-15 17:51:02 · 12733 阅读 · 2 评论 -
Verilog基础知识7（FIFO深度计算）
需求说明：Verilog设计内容 ：第一部分 FIFO深度讨论 第二部分 FIFO深度计算来自 ：时间的诗第一部分 FIFO深度讨论原文：http://comm.chinaaet.com/adi/blogdetail/37555.html其实很惭愧，在这之前用FIFO都是直接用原创 2016-07-15 14:46:45 · 27616 阅读 · 4 评论 -
Verilog基础知识6（数字IC设计的完整流程(非常详细！））
需求说明：Verilog设计内容 ：ASIC设计关键问题来自 ：时间的诗原文：http://www.wtoutiao.com/p/Q48WBy.html原创 2016-07-15 11:07:10 · 4979 阅读 · 1 评论 -
Verilog基础知识5（ASIC设计中各个阶段的关键问题汇总）
需求说明：Verilog设计内容 ：ASIC设计关键问题来自 ：时间的诗原文：http://blog.sina.com.cn/s/blog_629d62b60100u42r.htmlASIC的复杂性不断提高，同时工艺在不断地改进，如何在较短的时间内开发一个稳定的可重用的ASIC芯片的设计，并且一次性流片成功，这需要一个成熟的A原创 2016-07-15 10:25:30 · 8371 阅读 · 0 评论 -
Verilog基础知识12
需求说明：Verilog设计内容 ：华为verilog典型电路设计来自 ：时间的诗 学习路上，单打独斗心里总是没底的，所以身边需要有同行者，最近三个月公司没有同行，只能以经典教程为友，强化自己的代码设计能力。很多概念在不落实到代码上时，都会显得特别空洞，不够深刻，哪怕是简单的FIFO，双口RAM，异步时钟处理，状态机模型都需要反复...原创 2016-07-25 16:12:15 · 4855 阅读 · 5 评论 -
Verilog基础知识11（异步FIFO为什么使用格雷码（gray-code） ）
需求说明：Verilog设计内容 ：第一部分 异步FIFO为什么使用格雷码 第二部分 格雷码在异步FIFO中的使用来自 ：时间的诗第一部分 异步FIFO为什么使用格雷码原文：http://www.cnblogs.com/kxk_kxk/p/3931591.html异步FIFO通原创 2016-07-25 14:05:27 · 8472 阅读 · 1 评论 -
Verilog基础知识4（常用集成门电路的逻辑符号对照表）
需求说明：Verilog设计内容 ：常用集成门电路的逻辑符号对照表来自 ：时间的诗原文：http://www.51hei.com/chip/420.html常用集成门电路的逻辑符号对照表三态门,同或门,异或门,或非门,与或非门, 传输门,全加器,半加器,基本rs触发器,同步rs触发器,jk触发器,d触发器原创 2016-07-13 13:46:24 · 9489 阅读 · 0 评论 -
Verilog基础知识3（门控时钟及FPGA时钟使能处理）
需求说明：Verilog设计内容 ：第一部分 门控时钟 第二部分 门控时钟和时钟使能的理解（附代码）来自 ：时间的诗第一部分 门控时钟原文：http://www.cnblogs.com/qiweiwang/archive/2011/03/17/1987060.html门控原创 2016-07-13 13:27:05 · 22269 阅读 · 0 评论 -
Verilog基础知识10（verilog中的综合与不可综合 ）
需求说明：Verilog设计内容 ：第一部分 verilog中的综合与不可综合 第二部分 verilog可综合设计来自 ：时间的诗第一部分 verilog中的综合与不可综合 原文：http://www.eefocus.com/initial_wei/blog/12-10/287444原创 2016-07-22 18:07:52 · 11904 阅读 · 1 评论 -
Verilog基础知识0（`define、parameter、localparam三者的区别及举例）
1、概述 `define： 作用 -> 常用于定义常量可以跨模块、跨文件; 范围 -> 整个工程; parameter： 作用 -> 常用于模块间参数传递; 范围 -> 本module内有效的定义;原创 2016-05-11 09:57:14 · 76109 阅读 · 7 评论