FPGA基础知识
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FPGA基础知识0(查找表LUT和编程方式)
资料来源:http://wenku.baidu.com/link?url=QoNSMH7pejiuGqV22sKLVTr2zdHxORcr0R3RnOlNuK17164pHfnBtleayAFQn72Ge2wNUPteF8mcqoGpbEIVWbKWImZCXVVkKhd9oFsSmHC第一部分: 查找表LUT FPGA是在PAL、GAL、EPLD、CPLD等可编程器件原创 2016-05-09 11:26:12 · 16963 阅读 · 1 评论 -
FPGA基础知识9(从D触发器的角度说明建立和保持时间)
需求说明:IC设计基础内容 :D触发器的原理来自 :时间的诗原文:http://www.cnblogs.com/zhtxwd/archive/2011/12/31/2309176.html从D触发器的角度说明建立和保持时间. 上图是用与非门实现的D触发器的逻辑结构图,CP是时钟信号输入端,S原创 2016-07-09 10:14:26 · 3958 阅读 · 0 评论 -
FPGA基础知识11(FPGA异步复位同步释放解析)
需求说明:IC设计基础内容 :异步复位,同步释放来自 :时间的诗原文:http://blog.csdn.net/verylogic/article/details/14482267FPGA开发中,一种最常用的复位技术就是“异步复位同步释放”,这个技术比较难以理解,很多资料对其说得并不透彻,没有讲到本质,但是它又很重要,所以转载 2016-07-09 12:33:37 · 5234 阅读 · 3 评论 -
FPGA基础知识12(FIFO 同步、异步以及Verilog代码实现)
需求说明:IC设计基础内容 :FIFO设计,同步FIFO,异步FIFO来自 :时间的诗原文:http://xilinx.eetrend.com/blog/2118FIFO 很重要,之前参加的各类电子公司的逻辑设计的笔试几乎都会考到。FIFO是英文First In First Out 的缩写,是一种先进先出的转载 2016-07-09 14:03:32 · 4421 阅读 · 0 评论 -
FPGA基础知识13(二级D触发器应用于同步器,减少亚稳态)
需求说明:IC设计基础内容 :第一部分 关于两级D触发器减小亚稳态的原因 第二部分 关于亚稳态的讨论来自 :时间的诗原文:http://blog.csdn.net/verylogic/article/details/21407191第一部分 关于同步器为什么需要二级D触发器转载 2016-07-09 14:25:36 · 13654 阅读 · 1 评论 -
FPGA基础知识21(PL控制PS端DDR的设计)
来自:http://www.eefocus.com/antaur/blog/17-08/423773_0818c.html0.引言构建SoC系统,毕竟是需要实现PS和PL间的数据交互,而像上一讲那样PL主机与PL从机之间通过AXI4-Lite总线进行交互有点杀鸡用牛刀了。如果PS与PL端进行数据交互,可以直接设计PL端为从机,PS端向PL端的reg写入数据即可,但是对于图像处理等大数据量的数据交互...转载 2018-05-20 12:00:08 · 14767 阅读 · 3 评论 -
FPGA基础知识22(基于block ram异步fifo使用)
来自:https://blog.csdn.net/u012719559/article/details/31833289 今天,调用block ram 生成的异步FIFO,怎么操作,FIFO的full标志都为高电平,查阅资料,发现,复位时,需要有一个低电平到高电平的切换,然后,才能真正复位。按照要求,更改tb后,的确好用了,在此记录一下。 最近一个月在使用fifo做一个...转载 2018-06-25 15:53:13 · 3340 阅读 · 0 评论 -
FPGA基础知识23(Verilog中条件编译命令_`ifdef、`else、`endif_用法)
来自:https://wenku.baidu.com/view/084ce39427d3240c8547ef2f.html Verilog 中条件编译命令 `ifdef 、 `else 、 `endif 用法一般情况下, Verilog HDL源程序中所有的行都参加编译。但是有时候希望对其中的一部份内容只有在条件满足的时候才进行编译, 也就是对一部分内容指定编译的条件, 这就是“条件...原创 2018-07-20 11:19:17 · 16369 阅读 · 0 评论 -
FPGA基础知识27(xilinx 高速收发器系列:block ram与Distributed RAM)
来自:https://www.cnblogs.com/JissXbon/p/7619819.html优化方向一:合理使用Blcok RAM和Distributed RAM 1. 均衡Block RAM和Distributed RAM的使用。如果Block RAM使用的过多而Distributed RAM使用的较少,建议将一些小型的FIFO用Distributed RAM来实现...转载 2018-08-03 17:02:11 · 1329 阅读 · 0 评论 -
FPGA基础知识23(xilinx 高速收发器系列1:qpll cpll)
来自:http://blog.chinaaet.com/ladywn/p/5100018659# 整理1:Xilinx的7系列FPGA随着集成度的提高,其高速串行收发器不再独占一个单独的参考时钟,而是以Quad来对串行高速收发器进行分组,四个串行高速收发器和一个COMMOM(QPLL)组成一个Quad,每一个串行高速收发器称为一个Channel。 整理2:QPLL和CPLL...转载 2018-08-01 10:34:57 · 14580 阅读 · 4 评论 -
FPGA基础知识24(xilinx 高速收发器系列:Xilinx 7 系列的时钟资源(1))
来自:http://xilinx.eetrend.com/blog/9748 谈到数字逻辑,谈到FPGA设计,每位工程师都离不开时钟。这里我们简单介绍一下xilinx 7 系列中的时钟资源。时钟设计的好坏,直接影响到布局布线时间、timing的收敛情况,FPGA的时钟设计非常重要,认识FPGA的时钟资源很有必要。 FPGA设计是分模块的,每个模块都有自己的时钟域。FPGA有很多的对...转载 2018-08-01 11:13:12 · 7181 阅读 · 2 评论 -
FPGA基础知识25(xilinx 高速收发器系列:Xilinx 7 系列的时钟资源(2))
来自:http://xilinx.eetrend.com/blog/9753 面对bufg,bufr,bufio等众多类型的时钟资源,很多工程师会有些困惑,为什么不统一使用呢?原因主要是FPGA是可编程器件,内部的布线资源是很宝贵的。所以根据时钟的驱动能力需求,工程师可以独立选择不同的时钟buffer。 不同的时钟资源,相关的性能指标也是不同的,如图1,在region中如果使用BU...转载 2018-08-01 11:14:46 · 1820 阅读 · 0 评论 -
FPGA基础知识26(xilinx 高速收发器系列:Xilinx 7 系列的时钟资源(3))
来自:http://xilinx.eetrend.com/blog/9764 随着高速互联应用增多,FPGA的高速接口提供了很多互联接口,如DP、SRIO、PCI-E等。这些协议实现的基础都是FPGA底层的高速硬核,GTP、GTX、GTH等。本小结关注一下xilinx为高速IO提供的时钟资源有哪些。提到高速IO的时钟,我们首先看一下参考时钟,大家都知道参考时钟的抖动指标对HSIO的可靠...转载 2018-08-01 11:15:18 · 2984 阅读 · 0 评论 -
FPGA基础知识28(PL控制PS端DDR的设计2)
来自:https://www.cnblogs.com/christsong/p/5674733.html 虽然Xilinx已经将和AXI时序有关的细节都封装起来,给出了官方IP和向导生成自定义IP,用户只需要关注自己的逻辑实现,但是还是有必要简单了解一下AXI的时序,毕竟咱是做硬件设计的。 AXI(Advanced eXtensible Interface)是一种总线协议,该协议是A...转载 2018-08-24 17:18:22 · 1173 阅读 · 0 评论 -
FPGA基础知识29(lut as logic 资源优化)
来自:https://forums.xilinx.com/t5/7-Series-FPGA-%E5%85%B6%E4%BB%96-FPGA-%E5%99%A8%E4%BB%B6/zynq7000-020-synthesis-LUT-overflow/m-p/886425#M892 Hi, 我在使用zynq7000 020时,使用ECC纠错算法逻辑,综合下来LUT资源所需为...转载 2018-09-30 10:04:42 · 7855 阅读 · 1 评论 -
FPGA基础知识8(FPGA静态时序分析)
需求说明:向前人学习内容 :FPGA静态时序分析简单解读来自 :时间的诗原文:http://blog.csdn.net/verylogic/article/details/14261989?reload任何学FPGA的人都跑不掉的一个问题就是进行静态时序分析。静态时序分析的公式,老实说很晦涩,而且总能看到不同的版本,内容又转载 2016-07-09 09:48:02 · 5705 阅读 · 1 评论 -
FPGA基础知识1(FPGA芯片结构)
目前主流的FPGA仍是基于查找表技术的,已经远远超出了先前版本的基本性能,并且整合了常用功能(如RAM、时钟管理 和DSP)的硬核(ASIC型)模块。如图1-1所示(注:图1-1只是一个示意图,实际上每一个系列的FPGA都有其相应的内部结构),FPGA芯片主 要由6部分完成,分别为:可编程输入输出单元、基本可编程逻辑单元、完整的时钟管理、嵌入块式RAM、丰富的布线资源、内嵌的底层功能单元和内嵌专用原创 2016-05-09 11:56:10 · 18223 阅读 · 1 评论 -
FPGA基础知识2(Xilinx Altera FPGA中的逻辑资源 --Slices VS LE比较)
来源:http://www.union-rnd.com/xilinx-vs-altera-slices-vs-les/前言经常有朋友会问我,“我这个方案是用A家的FPGA还是X家的FPGA呢?他们的容量够不够呢?他们的容量怎么比较呢?”当然,在大部分时候,我在给客户做设计的时候,直接会用到最高容量的产品,因为我们的产品对成本不敏感。不过,在此还是比较一下两家的产品,简单写写原创 2016-05-09 13:44:51 · 5350 阅读 · 2 评论 -
FPGA基础知识3(xilinx CLB资源详解--slice、分布式RAM和Block ram)
来源:http://www.eefocus.com/b3574027/blog/15-05/312609_2e5ad.html以下分析基于xilinx 7系列CLB是xilinx基本逻辑单元,每个CLB包含两个slices,每个slices由4个(A,B,C,D)6输入LUT和8个寄存器组成。 同一CLB中的两片slices没有直接的线路连接,分属于两个不同的列原创 2016-05-09 14:13:56 · 37868 阅读 · 1 评论 -
FPGA基础知识4(FPGA DCM时钟管理单元的理解--BUFG SKEW)
来源:http://xilinx.eetop.cn/viewnews-1043看Xilinx的Datasheet会注意到Xilinx的FPGA没有PLL,其实DCM就是时钟管理单元。1、DCM概述DCM内部是DLL(Delay Lock Loop结构,对时钟偏移量的调节是通过长的延时线形成的。DCM的参数里有一个PHASESHIFT(相移),可以从0原创 2016-05-09 17:21:34 · 7653 阅读 · 4 评论 -
FPGA基础知识6(FPGA时钟系统及多时钟系统处理)
需求说明:FPGA基本知识内容 :第一部分 FPGA各个时钟说明 第二部分 FPGA时钟总结 第三部分 异步时钟同步化及门控时钟来自 :时间的诗第一部分 FPGA各个时钟说明来自:http://blog.chinaunix.net/uid-原创 2016-06-25 09:49:50 · 52362 阅读 · 1 评论 -
FPGA基础知识7(从芯片手册获取参数FPGA时序约束--“CMOS Sensor接口时序约束”)
需求说明:FPGA基本知识内容 :如何确定时序约束数值来自 :时间的诗来源:http://www.61ic.com/Technology/embed/201304/48186.htmlFPGA工程的功能框图如图所示。上电初始,FPGA需要通过IIC接口协议对摄像头模块进行寄存器初始化配置。这个初始化的基本参数,如初始化地址原创 2016-07-01 15:36:30 · 13046 阅读 · 0 评论 -
FPGA基础知识5(Spartan-6 Distribute RAM和Block RAM 以及logic cell、logic slice、CLB、Gate)
需求说明:FPGA基本知识内容 :第一部分 Distribute RAM和Block RAM 第二部分 logic cell、logic slice、CLB、Gate来自 :时间的诗第一部分 Distribute RAM和Block RAMFPGA内部的RAM分为两部分,一部分就是你的分布式的RAM,用原创 2016-06-17 11:56:13 · 14049 阅读 · 0 评论 -
FPGA基础知识14(跨时钟域处理--异步时钟)
需求说明:IC设计基础内容 :第一部分 FPGA跨时钟域的处理方法 第二部分 基于FPGA的跨时钟域信号处理——专用握手信号来自 :时间的诗第一部分 FPGA跨时钟域的处理方法原文:http://blog.csdn.net/verylogic/article/details/21410转载 2016-07-09 14:34:49 · 21355 阅读 · 1 评论 -
FPGA基础知识15(CDC问题的解决方案总结--异步时钟 )
需求说明:IC设计基础内容 :异步时钟数据交互来自 :时间的诗原文:http://blog.csdn.net/verylogic/article/details/38640871CDC(不同时钟之间传数据)问题是ASIC/FPGA设计中最头疼的问题。CDC本身又分为同步时钟域和异步时钟域。这里要注意,同步时钟域是指时钟转载 2016-07-09 14:56:38 · 5834 阅读 · 0 评论 -
FPGA基础知识16(ASIC/FPGA设计中的仿真 )
需求说明:IC设计基础内容 :异步时钟数据交互来自 :时间的诗原文:http://blog.csdn.net/verylogic/article/details/38640315一直看到各种文献中说有三种仿真。综合前仿真(也叫功能仿真、行为仿真)、综合后仿真和布局布线仿真(后仿真)。但是实际开发中,我从来没转载 2016-07-09 15:01:27 · 2034 阅读 · 1 评论 -
FPGA基础知识17(Matlab中滤波器的定点化 浮点运算转换为定点运算)
需求说明:IC设计基础内容 :浮点运算定点化处理来自 :时间的诗原文:http://blog.csdn.net/mccrocodile/article/details/6754929通常在FPGA中做信号处理为达到比较高的fMax和较少的资源占用,通常使用定点化数字信号处理,虽然FPGA厂商和IP提供商提供转载 2016-07-09 15:23:17 · 11345 阅读 · 1 评论 -
FPGA基础知识18(在Quartus II下产生无源代码网表设计文件方法 QXP VQM 加密文件)
需求说明:IC设计基础内容 :代码保密设计来自 :时间的诗原文:http://blog.csdn.net/da895/article/details/7948318在Quartus II下产生无源代码网表设计文件方法 从安全角度考虑,我们常希望保证我们设计的私有性。一个有效的方法就是利用QuartusI转载 2016-07-13 15:35:17 · 4970 阅读 · 0 评论 -
FPGA基础知识19(FPGA异步时钟设计中的同步策略 异步时钟 打两拍 握手机制)
需求说明:IC设计基础内容 :异步时钟处理方法来自 :时间的诗原文:https://wenku.baidu.com/view/586e8afb7e21af45b307a8b8.html原文:http://ee.ofweek.com/2011-12/ART-11001-2800-28592636.html1 引言 基于FPGA的数字系统设计中大都推荐采用同步时序的设计,也就...原创 2016-07-15 09:46:18 · 17049 阅读 · 2 评论 -
FPGA基础知识20(FPGA设计异步时钟处理分类及百度文库资料)
需求说明:IC设计基础内容 :异步时钟处理来自 :时间的诗原文:http://xilinx.eetop.cn/viewthread-343495提问应该说“跨时钟域的异步信号交互问题”是数字前端设计里面一个重要话题。 这里我总结一下自己对这个问题的一些了接和认识,希望具有实际项目经验和扎实理论基础的 EE原创 2016-07-15 10:04:01 · 2122 阅读 · 0 评论 -
FPGA基础知识30(fpga复位的几种方法)
来自:https://blog.csdn.net/u012923751/article/details/79374990FPGA的复位方法几种方法由 技术编辑archive1 于 星期四, 07/25/2013 - 14:52 发表构建最理想的复位结构有助于改善设计的密度、性能和功耗作者: E.Srikanth解决方案开发工程师赛灵思公司serusal@xilinx.com...转载 2019-01-22 10:08:40 · 1867 阅读 · 0 评论