FPGA学习01——Verilog01基础介绍

参考链接：https://blog.csdn.net/caojunjun12345/article/details/31357785

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1.什么是Verilog HDL？

Verilog HDL (Hardware Description Language) 是一种硬件描述语言，可以在算法级、门级到开关级的多种抽象设计层次上对数字系统建模。

 

2.Verilog HDL的起源与发展

Verilog HDL是由GDA(Gateway Design Automation)公司的PhilMoorby在1983年末首创的，最初只设计了一个仿真与验证工具，之后又陆续开发了相关的故障模拟与时序分析工具。

1985年Moorby推出它的第三个商用仿真器Verilog-XL,获得了巨大的成功，从而使得 Verilog HDL 迅速得到推广应用。

1989年CADENCE公司收购了GDA公司，使得 Verilog HDL成为了该公司的独家专利。1990年CADENCE公司公开发表了Verilog HDL,并成立LVI组织以促进Verilog HDL成为IEEE标准，即IEEE Standard 1364-1995.   

Verilog-1995后的版本是Verilog 2001，称作Verilog 2.0。  

SystemVerilog 是近几年发展起来的，称作 Verilog 3.0。

对于大多数开发FPGA的人来说，掌握Verilog-1995是必须的，因为大部分已有设计都是基于Verilog 1995的。

 

3.其他

模块是Verilog 的基本描述单位，用于描述某个设计的功能或结构及其与其他模块通信的外部端口。一个模块的基本语法如下：  

module module_name(port_list) ;   

...  

endmodule

下面是一个半加器电路的模块。

 

 

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踏上FPGA之旅！