FPGA开发
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FPGA开发和VIVADO学习记录
自强不息的
这个作者很懒，什么都没留下…
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VIVADO 报错：jtag node is not accessible 和 End of startup status: LOW
jtag node is not accessible 无法下载程序原创 2024-06-12 16:38:04 · 1120 阅读 · 1 评论 -
ZYNQ 调试和固化程序方法
ZYNQ 调试和固化程序方法原创 2023-10-16 15:35:53 · 339 阅读 · 0 评论 -
hantek 的hdp135v6s通信协议测试
hantek 的hdp135v6s通信协议测试原创 2023-10-12 10:45:44 · 149 阅读 · 0 评论 -
ZYNQ CAN总线之CAN ID过滤器分析
ZYNQ CAN总线之CAN ID过滤器分析原创 2023-08-31 15:34:30 · 1613 阅读 · 0 评论 -
FPGA 时序相关基础知识整理
这个数据需要保持稳定的时间长度，称为 D 触发器的保持时间（Th），而保持时间余量，说的正是 D 端的数据在时钟上升沿之后继续保持稳定的时间长度和 D 触发器的保持时间参数的差值。D 端过程中经过的各种连线和组合逻辑功能，也都是需要耗费时间的，这些时间在分析时统称为组合逻辑延迟，标记为 Tdata。2、看时钟传输路径，从外部 pin到寄存器 1（REG1）的时间被标记为了 Tclk1，同样的，从外部 pin 到寄存器 2（REG2）的时间被标记为了 Tclk2，这两个时间都是真实存在的，且并不一定相等。原创 2023-08-22 16:11:36 · 386 阅读 · 0 评论 -
SDK编译函数出错：“undefined reference to ‘cos/sin‘
SDK编译函数出错："undefined reference to 'cos/sin'原创 2023-08-14 16:32:52 · 505 阅读 · 0 评论 -
IP被锁定的原因以及处理方法[IP definition not found]
IP被锁定的原因以及处理方法[IP definition not found]原创 2023-08-08 20:23:47 · 3473 阅读 · 0 评论 -
MATLAB 产生任意波形数据存储到FPGA的ROM
MATLAB 产生任意波形数据存储到FPGA的ROM原创 2023-07-30 15:50:45 · 1021 阅读 · 1 评论 -
ZYNQ XADC使用
ZYNQ XADC使用原创 2023-07-03 16:18:12 · 1778 阅读 · 1 评论 -
VIVADO 报错The input pins are either not connected or do not have a source port
VIVADO 报错原创 2022-10-21 16:17:09 · 2134 阅读 · 1 评论 -
ZYNQ IP 核设置的导入与导出
ZYNQ 配置导入与保存原创 2022-11-07 21:32:20 · 672 阅读 · 0 评论 -
VIVADO 中文件名更改或某文件暂未调用而导致搜索不到该模块时的解决方法
VIVADO 中文件名更改或某文件暂未调用而导致搜索不到该模块时的解决方法原创 2023-07-09 15:45:28 · 1233 阅读 · 1 评论 -
VIVADO 报错ordered port connections cannot be mixed with named port connections
vivado 报错提示原创 2022-10-20 19:28:34 · 712 阅读 · 0 评论 -
VIVADO2017的SDK 字体和折叠设置
VIVADO2017的SDK 字体和折叠设置原创 2022-11-08 10:30:49 · 799 阅读 · 0 评论 -
vivado 中 ip核接口pin差分输入设置
vivado 中 ip核接口pin差分输入设置原创 2023-06-01 18:06:10 · 1287 阅读 · 0 评论 -
VIVADO block design中hierarchy 设置
VIVADO block design中hierarchy 设置原创 2023-06-01 16:05:18 · 633 阅读 · 0 评论