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RSS订阅原创 VIVADO 报错：jtag node is not accessible 和 End of startup status: LOW
jtag node is not accessible 无法下载程序
2024-06-12 16:38:04
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原创 FPGA 时序相关基础知识整理
这个数据需要保持稳定的时间长度，称为 D 触发器的保持时间（Th），而保持时间余量，说的正是 D 端的数据在时钟上升沿之后继续保持稳定的时间长度和 D 触发器的保持时间参数的差值。D 端过程中经过的各种连线和组合逻辑功能，也都是需要耗费时间的，这些时间在分析时统称为组合逻辑延迟，标记为 Tdata。2、看时钟传输路径，从外部 pin到寄存器 1（REG1）的时间被标记为了 Tclk1，同样的，从外部 pin 到寄存器 2（REG2）的时间被标记为了 Tclk2，这两个时间都是真实存在的，且并不一定相等。
2023-08-22 16:11:36
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原创 SDK编译函数出错：“undefined reference to ‘cos/sin‘
SDK编译函数出错："undefined reference to 'cos/sin'
2023-08-14 16:32:52
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原创 IP被锁定的原因以及处理方法[IP definition not found]
IP被锁定的原因以及处理方法[IP definition not found]
2023-08-08 20:23:47
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原创 VIVADO 中文件名更改或某文件暂未调用而导致搜索不到该模块时的解决方法
VIVADO 中文件名更改或某文件暂未调用而导致搜索不到该模块时的解决方法
2023-07-09 15:45:28
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原创 undefined reference to `f_seek‘ 或 XXXXXX 解决方案
undefined reference to `f_seek' 或 XXXXXX 解决方案
2022-11-16 20:39:12
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原创 VIVADO 报错The input pins are either not connected or do not have a source port
VIVADO 报错
2022-10-21 16:17:09
1688
原创 VIVADO 报错ordered port connections cannot be mixed with named port connections
vivado 报错提示
2022-10-20 19:28:34
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