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RSS订阅原创 Vivado工程经验与时序收敛技巧
FPGA毕竟不是ASIC，对时序收敛的要求更加严格，现在就介绍本人在工程中学习到的各种时序约束技巧。首先强烈推荐阅读官方文档UG903和UG949，这是最重要的参考资料，没有之一。本文将从代码风格，时序修改，工程设置等几个方面介绍本人的实践经验，希望各位FPGAer给出宝贵建议。一些有用的资料：Xilinx官方专家答疑视频：http://webinar.eccn.com/details/20180...
2018-06-20 10:43:55
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原创 自动生成verilog模块的testbench（VSCode与Vivado结合，VSCode生成testbench插件）
自从Xilinx官方从ISE升级为Xilinx后，无法再用软件自动生成testbench文件了，给FPGA工程师带来不少麻烦。 不过Xilinx官方提供了tcl商店以丰富Xilinx软件功能，其中就有生成testbench的tcl脚本提供下载。但是使用起来还是比较麻烦，必须让那个模块成为顶层并进入Elaborate, Synthesize或者implement界面，然后用...
2018-05-18 19:29:53
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原创 Microblaze工程实例：生成一个可以输出双浮点数的工程配置全过程
前面已经有博客介绍了MB的基本情况，这里将深入介绍MB的设置，可以用printf打印出双浮点数并操作BRAM。
2018-05-12 19:23:18
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原创 英伟达开源深度学习加速器介绍
数字逻辑设计的开源项目非常少，这一方面是因为门槛比较高，学生很难验证学习；另一方面是项目迭代反馈的周期很长。比较有名的开源代码网站当属OpenCore，它的官方网站是：https://opencores.org/，不过逛过的同学也发现其实开源的项目还是非常少的，只有基本的FFT、LMS算法等，鲜少大型开源项目。目前来说最有名的开源数字逻辑项目就是RISC-V微处理器项目了，官方网站是...
2018-04-29 23:41:44
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原创 Microblaze入门
首先例化一个Microblaze：http://www.eeboard.com/evaluation/digilent-cmod-a7-fpga/6/这是一个简单的例子http://blog.csdn.net/duinodu/article/details/46723181详细介绍了Vivado设置http://blog.csdn.net/duinodu/article/details/46741...
2018-04-01 11:12:20
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原创 从Matlab到FPGA(Matlab生成coe文件或mem文件)
当定点仿真完成后，就需要使用FPGA实现。这时候需要把之前仿好的滤波器参数或者输入信号输出为coes文件:%% output coe fileFf = fimath('CastBeforeSum', 0, 'OverflowMode', 'Saturate', ... 'RoundMode', 'round', 'ProductMode', 'SpecifyPrecisi...
2018-03-22 14:38:16
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原创 Matlab定点化仿真的一个例子：使用CIC滤波器进行数字上变频的仿真
这里介绍一个使用CIC滤波器及其补偿滤波器进行24倍上变频的例子：首先对信号源进行定点化，这里Sigm()是我编造的函数，不是Matlab自带的：%% signal sourcewave = Sigm(); % generate a signalF = fimath('CastBeforeSum', 0, 'OverflowMode', 'Saturate', ... ...
2018-03-11 16:38:24
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原创 Matlab定点化
当要对于算法的硬件实现，使用Matlab进行定点化仿真非常重要，网上Matlab定点化仿真的资料比较少，下面是我总结的资料。Matlab定点化三种方法：1.使用round、floor等函数在每次运算后直接进行截断各种截断方法：ceil() 向上取整fix() 向0取整floor() 舍弃小数部分（向下取整）round() 四舍五入取整直接截断取整可能会出现高频噪声，最好使用四舍五入取整。2.使用n...
2018-03-08 16:39:13
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空空如也
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