verilog语法错误：# Error: VCP2000 counter.v : (122, 10): Syntax error. Unexpected token: endmodule[_END……

verilog语法错误：# Error: VCP2000 counter.v : (122, 10): Syntax error. Unexpected token: endmodule[_END……（使用软件为：Active_HDL ）

写在前面（废话不用看）

verilog初学者可能会遇到这个问题，在一番摸索后我发现了产生这个语法错误的一种可能性，并且针对解决了。随手记录下来供日后复习翻阅，也希望能对遇到同样问题的朋友有一点点帮助。

错误代码

将嫌疑段备注后的代码如下图

由此可以判断问题出在这一段，但是自此检查会发现没有任何语法错误，究竟是怎么回事呢？

解决方法

在题主继续码代码后忽然灵光一现，想起自己写那段错误代码时always@（）里面条件直接复制粘贴另一处代码，会不会是因为复制粘贴的问题，于是重新敲了一遍，compile后没有问题！

可能用其他编译器就不会出现这种情况，希望可以帮到大家！