Signal missing in the sensitivity list is added for synthesis purposes.

随便写的例子， 不一定完全正确，知识说明这个warnning的问题

module add(clk, rst, in1, in2, out);

input clk;

input rst;

input in1;

input in2;

output out;

reg temp;

always @(posedge clk, posedge rst) begin
   if(rst)
     temp <= 0;
   else
     temp<= in1 + in2;
end

assign out = temp;

endmodule

这里的temp是reg，在always里面用了，但是在开始的add()的括号里没有这个reg，所以报错！！

解决办法：

   将temp加入括号里