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原创 fpga/嵌入式硬件初级工程师必备链接(不定时更新)
因为刚开始做FPGA这一块,工作不久,把遇到的好一些的资料整理下来,不定时更新,方便自己查看的同时,希望能给大家带来帮助,如果觉得有用的话请给个赞,谢谢。1、工具使用类:示波器使用方法:https://wenku.baidu.com/view/ed1d50276ad97f192279168884868762caaebb01.htmlISE中ChipScope使用教程https://www...
2020-03-29 12:34:12
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原创 ISE/Vivado调试过程中经常遇到的几种warning,以及解决办法,一些verilog使用技巧
由于最近已经也刚刚接手项目,遇到特别多的问题,所以把遇到的问题记录一下,自己学习的同时,把过程分享出来,希望对大家有一定的帮助,共同进步。下面就是ISE调试过程中经常遇到的几种warning,以及解决办法,自己整理成文档,以供参考:1、Redeclaration of ansi port XX is not allowed“不允许重新声明ansi端口XX”。出现的原因是在程序中声明了两......
2019-09-02 18:30:42
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原创 使用ISE14.7 IMPACT进行烧录时出现闪退、ID CHECK失败的问题
使用ISE14.7 IMPACT进行烧录时出现闪退、ID CHECK失败的问题
2022-06-02 09:33:05
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转载 PCIE板卡上电初始化如何被系统识别,PCIe的设备枚举和memory空间访问。步骤很详细,通俗易懂
PCIe的设备枚举和memory空间访问过程,步骤详细,通俗易懂
2022-05-28 10:44:18
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原创 使用xilinx的block desgin功能,搭建microblaze架构,生成bit流报错
使用xilinx的block desgin功能,搭建microblaze架构完成后,当生成bit流的时候报错: Could not find a BMM_INFO_DESIGN property in the design. Could not generate the merged BMM file:解决办法:1、加入elf文件后,再生成bit流Please check to ensure any BMM and ELF files in the design have correct proper
2022-05-21 10:45:50
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原创 在调试FPGA的过程中遇到的一些时序问题
1、关于过时钟约束当遇到时序分析报告没有报错,但是怀疑使用的时钟频率可能存在某些问题时,此时可以增高所用工作时钟的频率来再次综合(此处可以理解为时序分析变的更严格了),查看综合后的结果,进一步分析问题;此种方式是作为一种调试手段来使用。2、关于异步时钟约束其中include_generated_clocks的意思是找到sys_clkp下的所有的衍生时钟,下面两句话效果一样(clkout0 clkout1 clkout2 clkfbout_1是由sys_clkp衍生出来的)set_clock_grou
2021-09-27 09:17:29
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原创 linux系统下questasim 10.7安装教程
网上关于这个资料比较少,自己亲自操作一遍以后,发现会遇到很多的问题,特此记录一下,方便各位同学操作,也方便自己以后阅读。如果你觉得对你有帮助,请先关注再给个赞吧~关于安装:直接运行install 就行了,但是切记看好你的版本!乌班图多大内存你装的是32位还是64位!切记!!!!我用的是乌班图,1g内存,装的是32位的questasim。破解crack:把附件questasim10_crac...
2020-11-24 13:01:46
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原创 如何在没有原工程的情况下,利用vivado将bit文件转化成bin文件
如果你手上只有bit文件,没有源工程的情况下,如何利用vivado把bit文件转化成bin烧写到flash里面去呢,下面分享一个小方法:1、先将bit程序烧入板子中2、Tools >> Generate Merory Configuration3、红色箭头处需更改(从上到下依次为):选择bin、选择memory大小、选择bin保存的位置、选择接口、读取bit文件、bit文件的位置我的fpga全部资料和笔记全部都在这里哦(欢迎浏览查看):https://blog.csdn.net/w
2020-11-23 19:10:33
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原创 Debussy软件的脚本调用
Debussy软件的脚本调用在这里进行记录方便自己的学习和日后查看,技术提升的本质是分享,共同进步,感谢我的同事小伙伴对我的无私的分享,希望也能对你有所帮助。首先这里先给出debussy的叙述使用文档,在这里简单介绍了软件的作用、使用方法、功能菜单等,链接如下:https://blog.csdn.net/mochenbaobei/article/details/88139643通常情况下利用上述文档的操作步骤基本可以实现要达到的目的,但是为了方便起见,这里介绍一种利用脚本软件的方式来进行调用,下面详
2020-11-03 17:45:05
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原创 利用modelsim直接添加库文件并进行仿真
利用modelsim直接添加库文件并进行仿真由于某些原因,需要使用modelsim单独添加一些库文件进行编译,这里可以是altera/xilinx/lattice的库,也可以添加自己写的库,只要编译通过就行。一 Modelsim添加altera/xilinx/lattice的库1.在modelsim的安装目录下找到"modelsim.ini"文件,将属性选项里的"只读"去掉,添加库的时候会在里面写入路径。2.打开modelsim,点击file下的change directory,将路径改为你要添加库
2020-07-15 19:49:47
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原创 如何安装WinDriver—linux 系统下和Windows系统下———官网中文教程
Windows安装说明系统要求任何x86 32位或64位(x64:AMD64或Intel EM64T)处理器。任何支持C或.NET的编译器或开发环境Windows XP至少需要SP2。安装注意1、在Windows上安装驱动程序需要管理员权限。2、运行WinDriver安装-WD .EXE(例如WD1421.EXE),然后按照安装说明进行操作。安装结束时,系统可能会提示您重新启动计...
2020-03-09 11:11:04
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原创 Linux安装VIM执行sudo apt-get install vim 现在没有可用的软件包但是它被其他软件包用了
Linux安装VIM执行sudo apt-get install vim 现在没有可用的软件包但是它被其他软件包用了乌班图下执行命令:sudo apt-get install vim 失败解决方案:更新一下:sudo apt-get update在安装:sudo apt-get install vim...
2020-03-05 13:35:23
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原创 几乎所有的版本、期限最长功能最多的Vivado的license文件
INCREMENT VIVADO_HLS xilinxd 2037.05 permanent uncounted AF3E86892AA2 VENDOR_STRING=License_Type:Bought HOSTID=ANY ISSUER=“Xilinx Inc” START=19-May-2016 TS_OKINCREMENT Vivado_System_Edition xilinxd...
2019-09-09 23:23:17
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原创 xilinx 的FFT IP核的使用手册及仿真结果,matlab仿真结果对比,适合初学者学习
1、FFT的IP核的信号分析clk:时钟信号,上升沿有效start:FFT的启动信号,高电平有效。当此信号变高时,开始输入数据,随后直接进行FFT转换操作和数据输出。一个STATRT脉冲,允许对一帧进行FFT转换。如果每N个时钟有一个START脉冲或者START始终为高,则都可以连续进行FFT。如果在最初的START前还没有fwd_inv_we、scale_sch_we信号,则START变高以...
2019-08-24 10:13:15
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原创 不使用加减号,使用verilog实现多位加法器功能
如何在不使用加减号的情况下,用verilog实现多位加法器的功能呢?其实这一道FPGA面试的的题目,原理很简单,希望能对即将毕业想从事FPGA的小伙伴能起到一定的帮助(大马猴表示想和很多小伙伴交流共同成长)。拿到这道题的时候首先想到不用加减号,那沾边的可能是“异或”,或者是“移位”,因为在编写verilog时候若出现乘法(除法)的时候,是通过移位实现的。举个例子:a10(表示的是a与1...
2019-07-17 21:44:27
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原创 基于verilog的非归零编码、非归零反转编码、归零编码(RZ)
非归零编码编码数学模型:1.当前时钟,输入为低,输出则为低;输入为高,输出则为高2.逻辑0和逻辑1通常用于调制信道信号的不同状态,例如-12V和+12V3.由于没有使信道归零的逻辑和状态,故称为NRZ Code4.信道简单,易于实现,但信道的传输特性较差非归零反转编码(NRZI)编码数学模型:1.当前时钟,若输入为低,输出则保持前一拍的电平逻辑2.当前时钟,若输入为高,输出电...
2019-06-03 17:28:37
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原创 串行RapidIO技术简要介绍
1、基本概念1.1产生背景及什么是RapidIO技术?嵌入式系统简洁,高效,专用的特点得到了计算机,通信和信息产业的广泛认可。目前,嵌入式系统已成为通信和消费类产品的共同发展方向。RapidIO针对高性能嵌入式系统芯片间和板间互连而设计,是未来十几年中嵌入式系统互连的最佳选择之一。图1展示了RapidIO互连在嵌入式系统中的应用。随着高性能嵌入式系统的不断发展,芯片间及板间互连对带宽、成本、灵...
2019-06-03 17:10:22
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原创 精简指令集程序内置CPU设计(8位和16位)
作者:大马猴一、精简指令集程序内置CPU设计 1.1 设计需求 1.2 指令集设计 1.2.1 指令结构 1.2.2 指令码表 1.3 顶层设计 1.4 顶层架构(FSMD) 1.5 数据通道部分架构(Datapath) 1.6 控制器设计 1.6.1 取指周期 1.6.2 运算指令(ADD, SUB, AND, NOT, INC, DEC) 1.6.3 立即数指令(IMM...
2019-05-25 21:23:46
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转载 转:Visio 2010 产品秘钥 亲测可用的
FDKHQ-9JBCB-WMRK9-W8C9Q-V442X892K6-6VDJR-67BCX-V26YV-K2T2KMKBGD-BWJMW-TJQR6-J8DH6-Q8M6B
2019-05-09 08:58:27
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原创 图像转mif文件的操作步骤
图像文件转mif步骤说明1.使用imaeg2LCD工具将图象文件转成.bin文件。a)点击打开按钮选择待转换的图像文件。b)选择输出灰度为256色,不选择包含图象头数据,调整最大宽度和高度。c)点击保存按钮生成.bin文件。2.使用BmpToMif工具将.bin文件转换成.mif文件。a)切换数据文件标签页下。b)使用打开文件按钮找到源文件,将字长改为8c)点击生成Mif文件按钮...
2019-05-04 12:25:43
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原创 双时钟FIFO设计例子
2.2.1 顶层设计2.2.2 顶层架构2.2.4 安全FIFO访问1.最小满用量MinUsedwFull=32.最小空用量MinUsedwEmpty=32.2.5 读握手的算法流程图ASM Charts2.2.6 写握手的算法流程图ASM Charts代码只是对上述逻辑图进行语言描述,由于文件太多,贴上来不方便,下面留上链接,自行下载。用的开发环境是quartues,仿真...
2019-05-04 12:13:12
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原创 uart异步串行收发器 设计报告
目录一、设计需求 二、顶层设计 三、顶层架构 四、发送器线性序列机(线性链状态机)设计 五、接收器线性序列机设计一、设计需求1.一个具有接收发送流缓存的异步串行收发器2.流缓存深度256,数据宽度83.异步串行收发器波特率96004.采用EIA建议,收发器时钟uart_clk为16倍波特率(16*9600=153.6K Hz)5.UART编码:1个启始位,8个信息位,0个奇偶...
2019-04-10 21:54:39
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原创 基于fpga的dds设计报告
dds设计报告大马猴2019-3-31版本目录:版本 :V1.0 作者: 大马猴 说明 :初版 备注一.dds设计需求首先使用matalab生成可供ROM初始化的mif文件,能够提供方波、锯齿波、三角波、正弦波。通过四个不同的按键,可以实现切换波形的类型、增加波形的频率、减小波形的频率、增加振幅,四种功能。另外,每次按键按下,蜂鸣器响一声进行响应。数码管作为显示模块...
2019-03-31 15:39:26
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转载 FPGA研发心得~~转
FPGA是个什么玩意?首先来说:FPGA是一种器件。其英文名 feild programable gate arry 。很长,但不通俗。通俗来说,是一种功能强大似乎无所不能的器件。通常用于通信、网络、图像处理、工业控制等不同领域的器件。就像ARM、DSP等嵌入式器件一样,成为无数码农码工们情感倾泻而出的代码真正获得生命的地方。只不过,一样的编程,却是不一样的思想。嵌入式软件人员看到的是C。而...
2019-03-29 21:47:57
1956
原创 基于verilog的数字万年历时钟设计
一 digital_clock设计需求本设计采用FPGA,实现核心控制。利用独立按键当作输入,利用六位一体的共阳极数码管作为显示设备。具体要求如下:1.数字钟要求显示时间、日期、闹钟时间。本设计采用verilog,芯片为50MHZ的EP4CE10F17C8N,实现核心控制。2.显示时利用小数点将所显示内容分开。(例:19.12.55)3.外部输入的按键有,切换按键,调整按键,加按键,减按键...
2019-03-24 19:07:47
7781
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原创 verilog编写的自动售货机,使用状态机实现。
基于verilog的自动售货机,平台为:quartues,仿真:altera-modelsim。项目要求利用FPGA实现自动售货机的核心控制部分。说明如下:1.核心控制部分的时钟输入为50MHz。2.外部复位输入为低电平有效的复位。3.自动售货机能够输入的钱数只有0.5元和1元,辅助设备将以脉冲的形式提供给核心控制部分(脉冲宽度为50MHZ的一个时钟周期)。4.当输入的钱数刚好等于2.5......
2019-03-12 18:43:15
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原创 使用verilog编写周期为4s的呼吸灯,基于quartues平台,并具有测试文件查看波形,适合新手入门
使用verilog编写周期为4s的呼吸灯,基于quartues平台,并具有测试文件查看波形,适合新手入门编写文件如下:module breath_led(clk,rst_n,led);input wire clk; //50MHZ时钟输出input wire rst_n; //复位output reg [3:0] led; //同时输出四位...
2019-03-07 19:18:23
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xilinx userguide :XAPP1052 以及更多的FPGA方面的资料
2020-12-11
xilinx userguide :XAPP1052
2020-12-11
aurora_8b10b_protocol_spec_sp002.pdf
2020-11-23
ug353Aurora.pdf
2020-11-23
questasim10.7在linux下的版本及POJIE使用
2020-03-28
这里是关于基于ISE平台的DDR3的设计仿真步骤的中文教程,5篇pdf,资料相对来说很健全,值得学习。
2019-11-04
各种版本的AD画板软件,和安装教程,以及完成的原理图和封装库
2019-09-26
图像处理经常会用到的程序
2019-07-21
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