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RSS订阅原创 BIT_ALIGN_MACHINE
https://www.xilinx.com/support/documentation/application_notes/xapp860.pdf
2020-05-28 16:44:31
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原创 SSTL
SSTL（Stub Series TerminatedLogic）有三种：SSTL_18，SSTL_2，SSTL_3。SSTL不同于LVTTL和LVCMOS的一个重要方面是SSTL要求传输线终端匹配。所以，SSTL有输出阻抗参数以及不同的终端匹配方法。这个差异对高速信号来说是非常重要的，因为合适的的终端匹配可以减少反射减少EMI并改善稳定速度提高定时裕度。LVTTL和LVCMOS信号也可以进行终端匹配，但是因为这个要求并没有清晰地在参数中说明，对于终端匹配电阻对信号摆动的影响用户需要仔细调整。SSTL与
2020-05-26 19:13:10
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原创 ALINX以太网例程调试总结
RTL级别的MAC,支持千兆和百兆（10M测下来好像有问题），实现了基本ARP/ICMP/UDP功能。不得不说这个很厉害了，对以太网的协议需要非常了解。 但我在将代码移植到其它平台时，实际测时发现了一些问题。 按照RGMII来说：时钟设计： 由于RGMII接口存在两种时序，一种中心对齐一种边沿对齐。 这个设计是按中心对齐直接做的： 输入时钟通过BUFG直接去拍RXD数据，数据通过IDDR进入，时钟路径如下： 输出时钟直接拍TXD,通过ODDR:...
2020-05-24 10:54:58
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原创 以太网PHY接口总结
以太网PHY和MAC之间一般有如下接口，具体的接口描述可以再PHY芯片数据手册查看到：MII:参考：DP83640 Precision PHYTER™ - IEEE 1588 Precision Time Protocol Transceiver MDIO接口时序：RMII:GMII:88E1119RRGMII:88E1116R注意RGMII的时序有两种，可以选择配置PHY端加延时或MAC端加延时SGMII:..
2020-05-20 11:40:48
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原创 quartus dcfifo操作
双口fifo操作要略微复杂点：一个深度为4的fifo,写满之后它的wrusedw值是多少呢？答案：0一旦fifo写满后继续写操作会有什么影响吗？答案：没有影响，写入无效，不影响原来写入的数据---------------------------------------------------------------------------------------dcfifo的读写时钟是分开的，两端需要同步时钟才可同步：也就是说仅仅把数据写入fifo，而没有提供额外的同步时钟，在读
2020-05-20 08:40:24
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原创 Quartus Modelsim仿真
最新版的quartus （19以上）好像没有了直接调用modelsim仿真的功能，实际仿真需要手动建立工程执行：关于rtl仿真，一般windows平台用modelsim（一般用于小型工程）;而linux平台用synopsys: vcs(编译型仿真器)+dve+(verdi/debug工具）,一般大型工程，芯片设计，速度快，企业级用。--------------------------------以quartus+modelsim为例：1、modelsim新建一个仿真工程，添加设计文件：..
2020-05-20 08:40:16
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原创 flash芯片测试
flash操作不同于sram，sram类似于在使用ram ip核（quartus/vivado）时生成的模块直接对存储操作，flash操作都是基于控制器的指令来的。flash在编程（写数据）之前是需要对芯片擦除（也就是写1）,因为编程操作只能把1变成0，而不能把原本是0的位变成1。 基本的命令：擦除命令/编程命令/读取命令 基本操作格式:命令+[地址]+[数据] //地址和数据是可选的 flash芯片擦除时按扇区来划分的；读取时一般芯片内部有一个buffer...
2020-05-20 08:40:06
5365
ScreenToGif-2.13.3.rar
2020-09-12
USBPHY3_20040513.pdf
2020-06-15
EasyData.zip
2019-12-28
串口小霸王 V2.0
2016-07-16
RF-微波-电磁场辅助设计工具大合集（含多个版本smith圆图工具）[已解压并整理]
2015-12-18
空空如也
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