ERROR(SPCODD-563): Following blocks have netlisting errors. 解决

如果新接触Cadence板级设计的朋友，如果你是在和我一样，使用Allegro Design Entry HDL来作为你的原理图设计工具的话，劝你尽早将原理图设计工具改为Orcad。因为，在我个人使用Allegro Design Entry HDL 16.6的过程中，碰到无数无理的BUG，这款软件虽然当年是Cadence亲儿子开发的原理图设计工具，但是，它也一直饱受市场诟病，也完全被后来收购的干儿子Orcad所超越。
言归正传，当修改原理图，是一个子模块中，添加了一个信号之后，在TOP层也完全更新了这个模块之后。当保证没有任何网表错误的情况下，Export到Allegro Brd文件的时候，Cadence无理报错“ERROR(SPCODD-563): Following blocks have netlisting errors.”
经过反复尝试，解决方法如下：
不要再傻乎乎点击Save或者Save All了。
请点击File->Save Hierarchy
经过一段时间的更新。药到病除