一、FPGA学习之时分秒简单数字电路设计

设计一个时分秒的简单数字钟电路。

module shi_fen_miao(clk,rst_n,shi,fen,miao);

                    input clk;
                    input rst_n;
                    output[3:0]shi;
                    output[7:0]fen;
                    output[7:0]miao;
                    
                    
                    reg[3:0]shi;
                    reg[7:0]fen;
                    reg[7:0]miao;
                    
                    
                    always@(posedge clk)
                         if(rst_n==1'b0)
                             miao<=8'd0;
                         else if(miao==8'd59)
                             miao<=8'd0;
                         else
                             miao<=miao+1;
                             
                              <