八、FPGA设计之FIFO

FIFO的设计有两种：

                         第一种，调用系统自带的IP；

                        第二种，用户自行设计；

对于用户自行设计，这里本人给出了自行设计代码，自行设计包括的部分有：

module fifo_verilog(clk,rst_n,wren,rden,full,empty,data,q);
             
             parameter WIDTH=8;
             
             parameter DEPTH=8;
             parameter ADDR=3;
             
             
             input clk;
             input rst_n;
             input wren;
             input rden;


             input[WIDTH-1:0]data;
             output full;
             output empty;
             output[WIDTH-1:0]q;
             reg[WIDTH-1:0]q;
             
             
             reg[WIDTH-1:0]mem_data[DEPTH-1:0];
             reg[ADDR-1:0]waddr,raddr;
             
             reg full,empty;