fpga-第一次在同一个文件中写两个module模块，其中上面一个模块是作为子模块

module ram(clk,rst,in,out);




           input clk;
           input rst;
           input[31:0]in;
           output[31:0]out;




endmodule






module ram1(clk,rst,indata,outdata);
           input clk;
           input rst;
           input[31:0]indata;
           output[31:0]outdata;
           
           ram u1(
                  .clk(clk),
                  .rst(rst),
                  .in(indata),
                  .out(outdata)
                  );




endmodule