Cadence allegro 17.4 PCB DRC检查

已于 2022-05-05 11:41:11 修改
阅读量9k 收藏 45
点赞数
分类专栏： allegro 文章标签： pcb工艺
于 2022-05-05 11:39:45 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/u012412249/article/details/124585432
版权
本文详细介绍了如何使用Cadence Allegro 17.4进行PCB设计的检查，包括连接完整性、悬空线条和via检查、孤铜和无网络铜皮的排查，以及DRC设计规则检查。通过菜单“Display—Status”、“Tools-QuickReports”等选项，确保设计符合规范，避免潜在问题。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

Cadence allegro 17.4 PCB DRC检查

1、检查连接是否全部完成

选择菜单 “Display—Status” 如图1-1 所示。
查看图 1-1 中标记处是否为“0%”。
图 1-1
图 1-1

2、检查Dangling Lines、Via

选择菜单“Tools-Quick Reports-Dangling Lines、Via and Antenna Report ”如图2-1 图2-2所示
在这里插入图片描述
图 2-1
在这里插入图片描述
图 2-2

3、查看有无孤铜，无网络铜皮，查看图3-1中标记处是否为0

图 3-2
图 3-1

4、检查DRC

在PCB设计中，需要对DRC进行检查，确认目前存在的DRC是否可以忽略
操作步骤如下
选择菜单“Tool-Quick Reports-Design Rules Check (DRC) Report”如图4-1 图4-2

图 4-1
图 4-1
在这里插入图片描述
图 4-2

Cadence Allegro 导出设计规则检查报告详解
ZynCobol的博客
09-22 1336
设计规则检查（Design Rules Check，DRC）是电子设计自动化（Electronic Design Automation，EDA）中的重要步骤之一，用于验证电路布局是否符合预定义的规则和约束。然后，运行设计规则检查，并将导出选项设置为HTML格式，指定导出文件的路径。导出的报告将提供详细的检查结果，帮助您分析PCB设计的规则违规情况，并进行必要的修复和优化。检查完成后，选择 “File” -> “Export” -> “DRC Report”，以打开导出设计规则检查报告的窗口。
Cadence SPB17.4 - Allegro - DRC检查的细节
tianpu2320959696的博客
01-13 3694
000
cadence SPB17.4 - allegro DRC检查
谢绝(无视)留言与私信
05-02 9664
cadence SPB17.4 - allegro DRC检查 前言 在看allegro布线之后，DRC的资料。 没有找到很详细的资料(要检查哪些规则? 怎么跳转到具体的DRC报错处?) 笔记 设置DRC规则 所有规则，都在规则管理器里面设置。 DRC时，检查的项目都是根据规则管理器的约定来的。 所以，布线前或查看DRC前，都需要先确认规则管理器中设置了所有规则。 在规则管理器里面，将该设置的规则(e.g. 线宽，间距)都设置上。不知道的规则就用默认的。 设置分析模式 虽然规则已经设置好，也不一定会DR
cadence检查原理图以及导出文件
最新发布
lyxx03_的博客
02-05 1093
选择工程文件——Tools——Design Rules Options或者弹出界面Scope设置检查范围整个图还是检查选择的那一部分Design Rules设计规则：Run Electrical Rules电气规则 Run Physical Rules物理规则可以选择需要检查哪些可能得错误，如果认为不需要检查可以取消勾选设置好后点确定开始检查。
CADANCE17.4使用4——原理图DRC检查
wnanzou的博客
08-01 4037
选中根目录.DSN文件---PCB---Design Rules Check。PS：DRC检查时路径不能有中文。
Cadence Allegro16.6 PCB检查事项
IT.小航的博客
02-26 2242
PCB检查事项，检查DRC
cadence SPB17.4 - orcad DRC检查的细节
谢绝(无视)留言与私信
06-02 1万+
昨天, 在更新原理图库元件到图纸.先修正CIS库, 再尝试手工摆放元器件.一部分元件是可以手工摆放的, 放置后, 改名为旧元件的位号. 然后删掉旧元件, 将新元件摆放到旧元件位置.但是有一部分元件由于原理图封装变了, 导致必须先更新cache, 才能手工继续放元件.发现更新cache后, 旧元件的角度变了, 导致旧元件引脚和电气连线断开了.但是这时进行DRC检查, 却检查不出任何错误.这可能和我画原理图时, 关掉了某些选项有关系.以前关掉hanging wires选项的原因: 即使原理图完全正确, 也会有
Cadence原理图DRC检查介绍
热门推荐
qq_42057393的博客
11-04 2万+
背景：由于Cadence的DRC操作与AD不一样，在此记录并详细介绍其DRC检查 一、进入原理图工程 在原理图工程XXX.dsn上，才可以进行DRC操作。否则DRC功能是暗的 鼠标点击XXX.dsn，然后点击【Tool】–>【Design Rules Check】 二、进入DRC设置界面 会弹出警告提醒，选择【Yes】即可 大概意思"此操作会影响整个设计，因此会清除 撤销/恢复 信息列表。你将不可能 撤销/恢复之前所有的操作。你想继续吗？" 进入设计规则窗口 如果想忽略DRC警告，则需要选择列
cadence SPB17.4 - DRC - error and warning
谢绝(无视)留言与私信
03-29 1万+
前言 画好一张层次原理图，DRC检查时，发现巨多错误和警告。 只是先画层次原理图，封装准备后续弄。所以除了封装报错，不应该有其他报错的。 ERROR(ORCAP-36002): Property "PCB Footprint" missing 尝试用排除法来修正除了封装报错之外的其他错误和警告 笔记 实验环境 SPB17.4 + DRC规则都打开(能勾选的手工DRC选项都打开了) 这个规则设置过一次就行，以后点击DRC菜单后，弹出DRC界面后，直接点击Run，检查的参数和上次都是一样的。
Cadence Allegro 17.4安装教程以及学习笔记
花开那年
07-27 1万+
以上就是Candance Allegro 17.4的破解教程。接下来是个人的一个笔记记录，有需要的自行观看即可。Cadence Allegro Q交流学习裙：173416628。，我装D盘老是容易破解失败，而且路径上并没有中文，所以最终妥协，装了C盘。然后我们需要破解软件，打开Allegro破解大师。首先，打开如以下图片这个路径，首先，打开如以下图片这个路径，文件夹，用管理员身份运行。，等待破解完成即可。
Cadence17.4Capture 初学者小册子
09-19
此外，Cadence17.4Capture还提供了其他高级功能，如符号库管理、网络表生成、设计规则检查（DRC）等。在设计过程中，用户还需要学习如何导入和导出数据，与其他设计工具（如模拟器、PCB布局工具）进行协同工作。熟练...
CADENCE DRC错误代码
11-15
设计原理图时出现的常见的DRC错误及解决办法
Cadence Allegro 16.6 软件操作速成实战 100讲.pdf
05-14
Cadence Allegro是一款广泛应用于电子设计自动化领域的软件，特别是在进行原理图(SCH)和印制电路板(PCB)设计时，其具备强大的功能和高效的性能，深受工程师们的喜爱。Cadence Allegro 16.6版本是对之前版本的改进与...
Cadence-Allegro-速成教程手册-中文版(入门版)
07-30
- **DRC（设计规则检查）**：检查PCB设计是否符合制造和功能要求。 - **布线功能**：自动化和手动布线工具能帮助设计电路连接。 - **多层板设计**：设计多层电路板时能够控制层间互联。 - **信号完整性分析**：进行...
cadence allegro 怎么进行drc检测
xqhrs232的专栏
02-18 1055
如果板子很大，不容易看到DRC错误，修改drc显示大小，“setup”–“design parameter”–“display”，改大“DRC marker size”的值。菜单栏setup —>enable on-line drc 可以开启在线drc检查，鼠标放在右下角drc的颜色框上可以看到on line drc是否是开启状态。所有的DRC检测项设置在“setup”–“constraints”–“modes”，负责DRC的开启和关闭。2、Allegro 如何检查DRC和忽然DRC----
05Cadence Allegro在PCB设计完成后的检查事项
weixin_43918076的博客
07-06 1万+
序言 在生成光绘文件以前，需要利用软件检查PCB相关事项 这其中包含： 1、检查器件是否全部放置； 2、检查连接是否全部完成； 3、查看是否有孤铜、无网络铜皮； 5、检查DRC； 4、检查Dangling Lines（单端线，也称断头线，是无用多余的线段） Dangling Via（单面孔，孔是用来连接两个及以上线或铜皮的，单面 孔是指只有一面连接了线或者铜皮）。 正文 检查器件是否全部放置； 选择菜单【Display→Status】，在Unplaced symbols一栏显示为0%，意味着器件全部放置
cadence的SMD pin to SMD pin spacing问题(元件本身的引脚间距过小造成的DRC错误)
Cg9193的博客
07-26 2764
在用allegro绘制PCB的时候，设定好间距，结果莫名奇妙的报DRC错误（参考Figure 1DRC错误），主要原因是规则设置和元件本身的间距存在差异。Figure 1DRC错误。2.1 Edit->property或shift+F2选中元件。2.2 为元件添加Nodrc_Sym_Same_Pin属性。1.1 进行规则设定，选择规则设置的快捷键进行规则设置，1.2 根据规则错误修改规则间距。二、解决方法（元件添加属性）一、解决方法（修改规则）
Cadence Allegro 17.4学习记录开始29-PCB Editor 17.4软件PCB布线状态查验和相关DRC模型的设置，消除
qq_31444421的博客
02-19 1119
Cadence Allegro 17.4学习记录开始29-PCB Editor 17.4软件PCB布线状态查验和相关DRC模型的设置，消除
Cadence（九）17.4规则与间距设置
qq_46757048的博客
07-21 1万+
布线规则、器件间距
cadence PCB 17.4 汉化
01-24
### Cadence PCB 17.4 版本汉化方法 对于希望使用中文界面的用户来说，Cadence PCB 17.4 的汉化可以通过特定的方法实现。需要注意的是，不同模块有不同的处理方式。 #### 设置系统语言环境变量 针对 Allegro System Capture 和 Allegro Pulse 这两个工具，默认情况下会依据系统的语言设置来决定使用的 UI 语言。如果当前操作系统为 Windows 并且设置了中文，则这些工具将以中文显示。如果不期望使用中文界面，可以配置环境变量 `CDS_CP_TRANSLATION_LANGUAGE` 来强制指定英文界面[^2]： ```bash set CDS_CP_TRANSLATION_LANGUAGE=en ``` 此命令可以在启动程序之前执行，也可以添加到批处理脚本中以便每次运行时自动应用该设置。 #### 使用官方发布的汉化包 对于其他部分如PCB Editor，在某些地区可能有由厂商提供的正式汉化版本可供下载安装。例如提到过的10.5和10.7CN版本之间的差异主要在于后者是由官方推出的简化汉字支持版本，更适合初次使用者快速上手[^1]。然而具体到SPB17.4本身是否有类似的官方汉化补丁则需进一步确认官方网站或联系当地技术支持获取最新消息。 #### 修改单板图层名称适应本地习惯 当涉及到具体的绘图操作比如绘制单板框架时，虽然软件本身的菜单项被翻译成中文有助于理解功能含义，但对于一些技术术语还是保持原样比较好。例如原始定义中的 "BOARD GEOMETRY/DESIGN_OUTLINE" 应用于描述整个电路板轮廓边界；而 “BOARD GEOMETRY/CUTOUT” 则用来表示切割路径或者是额外增加的支持结构边缘线。按照最佳实践建议，应该把原本位于 OUTLINE 上的内容转移到 CUTOUT 中去完成拼接工作，这样做既不会干扰原有的 DRC 检查流程也不会改变原有设计文件属性[^3]。
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值