FPGA系列之吃透PCIE（2）XILINX提供的方案比较

目前xilinx FPGA内部PCIE IP根据逻辑设计任务层级分为三种。

1. PCIE IP

      Pcie IP为FPGA内部硬核 主要实现PCIE物理层和数据链路层以及部分即时响应的事务层。对外的主要接口为AXI-Stream接口，用户需要自己开发事务层组包与解包逻辑。

      优点：自定义程度高，占用逻辑资源少。

      缺点：开发复杂，需要对事务层包结构进行更深入了解，需要额外的逻辑进行组帧、分包、解包等操作。

2. AXI PCIE Bridge

      AXI PCIE Bridge为Xilinx为PCIE IP搭建好的事务层接口IP。对外主要接口为AXI4-FULL接口，通过BAR映射，用户可以直接通过访问总线的方式去访问已经映射好的PCIE 内存或IO空间。

       优点：为将PCIE事务层抽象为AXI总线接口，IP会自动将内存访问转换为事务层数据包，

        缺点：会占用额外的逻辑与存储资源，通信速度会打折，直写速度最多只有一半。

3. XDMA

      XDMA为Xilinx在AXI PCIE Bridge的基础上集成DMA的IP。对外接口为Slave的AXI接口。通过bar映射，HOST端可以将FPGA内部存储空间映射到PCIE地址空间。FPGA逻辑端例化完IP以及存储后，只需要根据不同的条件发送不同的用户中断请求，HOST端驱动可以根据约定好的中断请求，动态配置XDMA实现FPGA与HOST之间的数据传输，无需逻辑层进行过多的干预。

      优点：将PCIE数据传输控制权限完全释放给HOST端驱动，无需过多的FPGA逻辑开发，可以大大提高项目开发与迭代速度。

      缺点：为占用逻辑资源量较高，同时需要较大的数据缓存空间，否则过多的中断信号会造成HOST端响应出错。

4. QDMA

          QDMA为Xilinx在最新的US+系列芯片才支持的一个全新的实现高性能的PCIe通信的IP。据说可以将PCIE的性能发挥到极致，其DMA通道数也达到了惊人的2K级别，同时还支持IO的虚拟化，其HOST端也支持DPDK的驱动方式，极大的提高了硬件与HOST应用间的交互效率（这里涉及到很多的其实还是HOST端的优化）。

        优点：高效，高性能

        缺点：会占用巨额逻辑资源，而且只能在UltraScale+系列器件上运行。

5. 总结

        Xilinx提供了从上到下各个层级的PCIE通信解决方案，其中最方便用户使用的方案就是就是XDMA，对于大多数应用方案来说也是首推的，其开发简介高效，官方支持也比较完善。

        在后面的额文章中我们会对以上几个方案做出一些详细的介绍以及一些使用思路的分析。