在Quartus II下产生无源代码网表设计文件方法

从安全角度考虑，我们常希望保证我们设计的私有性。一个有效的方法就是利用QuartusII Exported Partitionfile(.qxp)创建用于综合或布局布线网表文件(不包括源代码。这种增量编译的特点需要一个完整QuartusII 许可的支持(比如免费的web版本的许可不支持的)。

   把原始设计作为一个.qxp文件发送的过程在QuartusII 手册的Quartus II IncrementalCompilation for Hierarchical & Team-BasedDesign 章 节"Using an Exported Partition to Send aDesign without Including Source Files"部分被描述。

   为了输出你的完整的设计，或部分设计，或被别人重复使用的设计，可以创建一个design partition输出它。然后需要者把这个partition 导入到一个新的project。为了使用this simple aspect of anincremental flow，你不必对项目创建别的design partition 或添加floorplanassignments.关于使用增量编译commands更详细的细节,请参考手册相关章节！

   为了输出一个设计模块并且发送给别人使用，需要完成下面的步骤：

   1.  提供器件系列名字给接收人(比如CYCLONE II EP2C35 ，EP2C20等等)。如果你要发送带综合网表的布局布线信息，也需要提供准确的器件选择，以便接收者能正确设置他们的项目。

   2.  创建一个文件或一个简单例化来定义这个设计模块的端口接口，并且把这个文件或实例化提供给接收人，以便在顶层设计中作为一个空partition来实例化这个模块。

     特别说明: 在Quartus II 7.2 SP3 或更早的版本中， 必须发送一个空黑盒模块/实体定义，该空黑盒模块/实体列出端口宽度和方向。 在Quartus II 8.0后不需要这样的文件。

    3. 输出the appropriate level of hierarchy 到一个.qxp文件。 如果在Projectmenu,使用Quartus II GUI，请chooseExport Design Partition andselect the Partition hierarchy to export。

   4.  如果不需要发送布局布线信息，请仅选择选项Post-synthesisnetlist。 如果接收人需要重新生成你的准确的布局布线结果，你需要选择项Post-fitnetlist，同时也可选Export routing 选项包括布局布线信息。

   5. 提供.qxp文件给接收人，记住你不需要发送你源代码给接收者！

 

   接收者收到这个.qxp文件， 需要集成这个设计模块到顶层设计中，需要完成下面的步骤：

   1.  需要创建一个Quartus II 顶层设计项目并且确保该项目目标器件与该.qxp文件目标器件相同(或者说至少相同器件系列(在不包括布局布线信息前提下)。

   2.  使用提供的端口信息实例这个设计模块；将相应的.qxp文件添加到ProjectNavigator中。

   3.  在Porcessing Menu 上， 点击Start/PerformAnalysis & Elaboration， 验证该设计的层次。

   4.  为这个设计模块实例创建一个design partition。 Right-click theinstance name in the Project Navigator， and choose Set as designpartition。

   5.  导入这个.qxp文件到相关的partitionhierarchy。 如果你使用the Quartus II GUI， 则在Project menu，选择ImportDesign Partition，select the partition for the design block， andbrowse to the .qxp file provided。

   6.  如果发送者还提供布局布线信息，也能控制是否保存输入网表，布局或布局布线信息。Onthe Assignments menu， choose Design Partitions Window， andadjust the settings as required。现在，拥有一个包含原始设计网表的完整设计，但不包括源文件。项目包括输入指定，其他综合信息都包括在.qxp文件中。在RTL中只能看到相应的模块例化，但是里面是空的；在ChipPlanner中可以看到模块的一些节点。