Vivado、QuartsuII 生成网表文件及其使用

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一、vivado

1. 首先确保你提交的代码为顶层

2. 设置Setting→Project Settings→Synthesis

3. TCL控制台中输入指令生成对应空壳引脚.v和.edf

4. 使用

二、 quartus II

1. 首先确保你提交的代码为顶层

2. 生成qxp文件

3. 使用

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一、vivado

1. 首先确保你提交的代码为顶层

       右键你的.v文件，选择Set as Top。

2. 设置Setting→Project Settings→Synthesis

设置为full可以打平整个设计，这样他人就看不到你的层次逻辑
设置为-mode out_of_context，这样该级不会插入任何IO/BUFFER

之后对其进行编译，编译后打开 systensis design

3. TCL控制台中输入指令生成对应空壳引脚.v和.edf

生成.v指令：
write_verilog -mode synth_stub D:/test_top.v
其中.v文件名需要和你的top名字一样。

生成.edf指令：
write_edif G:/test_top.edf
如果工程含有Xilink IP则输入：
write_edif -security_mode all D:/test_top.edf

4. 使用

将生成的两个文件导入到目标工程中，直接例化就可以了

二、 quartus II

1. 首先确保你提交的代码为顶层

 确保你提交的代码为顶层,右键你的.v文件，选择Set as Top Module。

2. 生成qxp文件

右键你的顶层，选择Design Partition，选择Export Design Partition，后续选中所需要的点击OK即可。

3. 使用

直接对qxp进行例化即可。