FPGA 奇数分频器

分频器是数字电路中常见的对时钟处理的电路，通常各个厂商会提供各种时钟分频的ip，在时钟频率质量要求不高的情况下，需要自己设计分频电路。偶数倍分频器比较容易设计，本文主要讨论奇数分频器的设计，奇数分频器分为输出时钟占空比为50%与非50%两种，非50%占空比也比较容易，因此重点讨论50%占空比的情况。

当进行奇数(2N+1)分频时，奇数周期的一半为小数(N+0.5)，因此在设计分频时的关键是需要产生0.5倍周期的信号。若采用一个计数器对信号进行计数，那么由于这个计数器只能在固定的边沿触发，因此得到的分频数总是时钟的整数倍，此时若用另外一个不同边沿触发的计数器进行计数，那么这两个计数器的计数值就会存在180度的相位差，即正好差半个周期。因此可以采用这两个不同的计数器生成衍生时钟，这两个衍生时钟虽然不满足50%占空比（此处不明白可以参看图 1），但是这两个时钟会存在180度的相位差，对这两个时钟进行逻辑运算，即可得到占空比为50%的时钟信号。具体的有两种不同的实现方式，以(2N+1) = 5分频为例。叙述如下。

1. 与逻辑产生的时钟

与逻辑分频电路时序图如图 1所示，其中clk_in为输入时钟，cntp与cntn分别为对时钟上升沿、下降沿计数的计数器。根据计数器数值，clkp在cntp计数值在0~2（N=2）之间输出为低，在2~0（5）之间输出为高。同理clkn也同样方式翻转。在时序图中能够得到clkp与clkn相差半个周期，对两个时钟进行与运算即可得到5分频的输出时钟clk_out，且满足50%占空比。

图 1 与逻辑分频电路时序图

 

1. 或逻辑产生的时钟

与逻辑分频电路时序图如图 1所示，其中clk_in为输入时钟，cntp与cntn分别为对时钟上升沿、下降沿计数的计数器。根据计数器数值，clkp在cntp计数值在0~3之间输出为低，在3~0（5）之间输出为高。同理clkn也同样方式翻转。在时序图中能够得到clkp与clkn相差半个周期，对两个时钟进行或运算即可得到5分频的输出时钟clk_out，且满足50%占空比。

 

图 2或逻辑分频电路时序图

这两种方式的区别在于第一种方案分频出来的衍生时钟（clkp、clkn）的（高电平：低电平）为（3:2），第二种方法的（高电平：低电平）为（2:3），其核心思想是利用不同的触发沿得到具有相位差的两个衍生时钟，最终生成占空比为50%的奇数分频时钟。

5分频仿真结果如图 3所示，3分频仿真结果如图 4所示。

图 3 5分频仿真结果

 

图 4 3分频仿真结果

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