FPGA-分频器（奇偶）

一、偶分频器

1、工作原理

偶数分频器的实现原理相对简单，‌主要基于计数器的操作。‌在偶数分频中，‌使用计数器在信号的上升沿或下降沿进行计数，‌当计数器的值等于分频系数的一半或等于分频系数时，‌输出信号翻转。

2、源码

代码是以8分频的偶数分频器为例。

module counter8(clk,rst,out);
input clk,rst;
output out;

reg out;
reg [2:0]coun;

always @(posedge clk or negedge rst)
  begin
    if(!rst)
      coun <= 0;
    else if(coun == 7)
      coun <= 0;
    else 
      coun <= coun + 1;
  end
  
always @(*)
  begin
    if(coun >= 4)
      out = 0;
    else 
      out = 1;
  end

endmodule

3、仿真代码

`timescale 1ns / 1ps

module counter8_fz;
reg clk,rst;
wire out;

counter8 u1(clk,rst,out);

initial
  begin
    clk <= 0;
    while(1) #10 clk <= ~clk;
  end
  
initial
  begin
    rst <= 0;
    # 100 rst <= 1;
  end

endmodule

4、仿真波形

二、奇分频器

1、工作原理

奇数分频器的工作原理主要涉及使用计数器和逻辑门来调整时钟信号的翻转时刻，从而得到占空比为50%的输出时钟信号。奇数分频器跟偶数分频器一样，当计数器的值等于分频系数（加1或者减1）的一半或等于分频系数时，时钟信号翻转。

2、源码

代码是以9分频的奇数分频器为例。
flag1是在clk上升沿进行操作，flag2是在clk下降沿进行操作。

module counter9(clk,rst,cnt_out);
input clk,rst;
output cnt_out;

wire cnt_out;

reg [3:0]num;
reg flag1,flag2; 

always @(posedge clk or negedge rst)
  if(!rst)
    num <= 0;
  else if(num == 8)
    num <= 0;
  else 
    num <= num + 1;
     
always @(posedge clk or negedge rst)
  if(!rst)
    flag1 <= 0;
  else if(num == 4)
    flag1 <= 1;
  else if(num == 8)
    flag1 <= 0;
  else
    flag1 <= flag1;

// 核心在于clk的下降沿到来进行计数
always @(negedge clk or negedge rst)
  if(!rst)
    flag2 <= 0;
  else if(num == 4)
    flag2 <= 1;
  else if(num == 8)
    flag2 <= 0;
  else
    flag2 <= flag2;
    
assign cnt_out = flag1 || flag2;

endmodule

3、仿真代码

`timescale 1ns / 1ps

module counter9_fz;
reg clk,rst;
wire cnt_out;

counter9 u1(clk,rst,cnt_out);

initial
  fork
    begin
        clk <= 0;
      while(1) #10 clk <= ~clk;
    end
    
    begin
        rst <= 0;
      #20 rst <= 1;
    end  
  join
    
endmodule

4、仿真波形