常见verilog错误

多驱动

/********************************1************************************/
// always @(*) begin
//     temp_c <= temp_a * temp_b;
// end

// always @(*) begin
//     temp_c <= temp_a ^ temp_b;
// end
/*********************************************************************/

阻塞与非阻塞混用

/*******************************2*************************************/
// always @(*) begin
//     temp_c <= temp_a * temp_b;
//     temp_c = temp_a ^ temp_b;
// end
/*********************************************************************/

阻塞非阻塞语义理解

/*******************************3*************************************/
///初学者容易犯错的一个点就是阻塞赋值和非阻塞赋值//
        a = 1

// always @(posedge temp_a) begin
//     b <= a;    //     b = a;
//     c <= b;    //     c = b;
// end
// always @(posedge temp_a) begin
//     if(b)
//         begin
//             //  code piece 1
//         end
//     else
//         begin
//             //  code piece 2
//         end
// end

/*********************************************************************/

关键字 or 和逻辑或 || 混用

/*******************************4*************************************/
// always @(temp_a || temp_b) begin
    
// end

// always @(temp_a or temp_b) begin
    
// end
/*********************************************************************/

混用其他语言格式

/********************************5************************************/
// always @(*) begin
//     if(temp_a)
//         temp <= temp_b;
//         temp_c <= temp;
// end
/*********************************************************************/

异步复位信号的描述

/*********************************6***********************************/
// reg clk; reg rst_n;
// always @(posedge clk or negedge rst_n) begin
//             //不可综合
//     if(rst_n)
//         begin
//             temp_c <= 1'b0;
//         end
//     else
//         begin
//             temp_c <= 1'b1;
//         end
// end
/*********************************************************************/

for循环的理解

/*********************************7***********************************/
// reg clk; reg rst_n;
// integer i;
// always @(posedge clk or negedge rst_n) begin
//     if(~rst_n)
//         begin
//             temp_c <= 1'b0;
//         end
//     else
//         begin
//             //不可综合 只是展开
//             for (i = 1; i<temp_b ; i=i+1) begin
//                 temp_c <= 1'b0;
//             end
//         end
// end
/*********************************************************************/