这几天由于需要编写几个verilog model所以需要用不同的仿真环境来进行仿真,以确保该model适用于各种环境,
其实也就试了三种仿真环境:VCS , NC-verilog, ModelSim。 由于很久没有用ModelSim了都忘记怎么使用了,
自己搞了好一会才把仿真环境建起来,正好写在博客里,以后要是再遇到了就参考之。
第一步:为你的仿真环境建一个project
第二步:将需要编译verilog文件添加到该project中
第三步:编译所有verilog文件