脉动阵列实现卷积计算

最新推荐文章于 2025-03-07 20:31:16 发布
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脉动阵列实现卷积计算

1、将卷积计算转化为矩阵与矩阵乘
2、通过脉动阵列实现矩阵乘法

脉动阵列的概念最早在1982年提出，在2017年6月26日的第44届International Symposium on Computer Architecture (ISCA)上，谷歌公司提出了用于数据中心服务器端进行神经网络推理加速的张量处理器Tensor Processing Unit (TPU) ​，其相比于服务器端的CPU与GPU速度快了近15-30倍。（谷歌论文：In-datacenter performance analysis of a tensor processing unit）

将卷积计算转化为矩阵乘法运算

此处可参考文章：链接: link
例一：
在这里插入图片描述
例二：如下图，特征图像 F 大小为 3 x 3，通道数为 2；卷积核 W 和 G 大小为 2 x 2，卷积核个数为 2。
在这里插入图片描述

通过脉动阵列实现矩阵乘法

每一个PE就是一个乘加器MAC。

值得注意的是，在使用脉动矩阵进行矩阵计算的时候需要对数据调整好形式，按照一定顺序，分时进入脉动阵列。

模式一：在脉动阵列中流动的是输入和权重乘的中间结果，权重存储在脉动计算单元中。
（参考文章：链接: link）

在这里插入图片描述
数据的输入与输出在不同列方向是错拍的，但是有多个矩阵相乘时，可以实现连续流水错拍输出。当脉动阵列的规模很大时，大尺度的矩阵相乘也会在较少的时钟周期下按节拍输出，十分高效。

模式二：在脉动阵列流动的是输入和权重，而每一步的结果保存在脉动计算单元中。
（参考文章：链接: link）
在这里插入图片描述

本文是我对我看的文章的一个简要概括。（引用的文章在文中都有链接，内容更加详细，介绍更清楚）

极智AI | 一文看懂 Google TPU 脉动阵列加速卷积计算原理
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07-07 5894
本教程详细解释了 Google TPU 脉动阵列加速卷积计算原理。
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Systolic Array_脉动阵列实现卷积操作（附完整Verilog代码）
争取早日成为硅农
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Eyeriss: A Spatial Architecture for Energy-Efficient Dataflow for Convolutional Neural Networks》是一篇由谷歌、麻省理工学院和斯坦福大学的研究人员合作撰写的论文。该论文于2016年在IEEE International Solid-State Circuits Conference (ISSCC)上发表。
AI芯片中卷积并行加速的实现
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03-07 461
选择合适的卷积并行加速方法需权衡性能、资源消耗和设计复杂度。脉动阵列适合大规模并行计算，加法树适合中小规模加速，融合乘加树与脉动阵列兼顾多种需求，而Im2Col则适合硬件加速场景。
卷积神经网络流程图_基于脉动阵列的卷积计算模块硬件设计
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在过去的几年里，深度神经网络(Deep Neural Network，DNN)在图像分类、目标检测[1]及图像分割等领域起到十分重要的作用。这些使用的各种DNNs及其拓扑结构中，卷积神经网络(Convolutional Neural Network，CNN)是其中最为常见的实现方式。目前在硬件加速方案中，主要有基于CPU、GPU以及FPGA三种主流方案。考虑到 CPU性能限制和GPU功耗高的问题，...
脉动阵列在二维矩阵乘法及卷积运算中的应用
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脉动阵列（Systolic Array）本身是一个“古老”的概念，在1982年就已经提出了，可是，最近由于Google的TPU采用了这个结构作为计算的核心结构，脉动阵列又一次地火了起来。我也是因为关注TPU才开始去了解脉动阵列的，但是由于目前脉动的阵列比较零散，在搞明白脉动阵列以及TPU怎么使用脉动阵列进行卷积的过程中走了很多“弯路”，所以就用这篇文章作为我学习脉动阵列的笔记，也记录一下我自己对脉
基于脉动阵列的卷积计算模块硬件设计
10-15
针对FPGA实现卷积神经网络中卷积计算的过程中，高并行度带来长广播、多扇入/扇出的数据通路问题，采用脉动阵列来实现卷积神经网络中卷积计算模块，将权重固定到每个处理单元中，并按照输入和输出特征图的维度来设置脉动阵列的大小，最后通过Vivado高层次综合实现卷积计算模块的硬件设计。实验结果表明，本设计在实现1级流水化时序要求的同时，具有较低的资源占用和良好的扩展性。
基于脉动阵列实现矩阵卷积（FPGA)
m0_50735735的博客
04-10 4876
今天就来通过google的tpu结构，来谈一下通过脉动阵列实现矩阵卷积，并且来写一个简单的3x3矩阵的2x2卷积核的卷积。
今天要写第一篇博客
weixin_40893646的博客
07-17 635
今天第一天来CSDN博客呢！很是开心，也希望自己以后能把自己的一些感悟写在这上面来。 谢谢所有支持我的人！前进吧，少年们！   今天看了一些关于脉动阵列的文章 https://blog.csdn.net/anntang18/article/details/77718531?locationNum=7&fps=1 这里引用一下   脉动阵列（Systolic Array）本身是...
脉动阵列
anpingbo的专栏
03-29 1万+
脉动阵列是一个比较古老的概念，早在1982年就有了，可是，最近google的TPU采用了这个结构，脉动阵列又火了起来。我也是从今年新入职了一家公司后才接触到的，对比之前自己设计的AI架构，脉动阵列确实有很多优势。所以本文从传统AI计算架构和脉动阵列的对比来说明脉动阵列的设计方法和优势。 卷积运算 在正式介绍AI硬件架构前，简单讲一下卷积运算。因为卷积运算在CNN中发挥着重要作用，...
verilog《实现TPU中的脉动阵列计算卷积的module》+项目源码+文档说明+实验数据
11-15
verilog实现TPU中的脉动阵列计算卷积的module data为实验数据 source为源码 testbench 测试各个模块用的testbench data-preprocessing 原本是要写将卷积操作用python预先imtocol操作的，但后来直接使用matlab生成...
基于线性脉动阵列的卷积神经网络计算优化与性能分析
01-20
针对大部分FPGA端上的卷积神经网络（CNN,convolutional neural network）加速器设计未能有效利用稀疏性的问题，从带宽和能量消耗方面考虑，提出了基于线性脉动阵列的2种改进的CNN计算优化方案。首先，卷积转化为矩阵相乘形式以利用稀疏性；其次，为解决传统的并行矩阵乘法器存在较大I/O需求的问题，采用线性脉动阵列改进设计；最后，对比分析了传统的并行矩阵乘法器和2种改进的线性脉动阵列用于CNN加速的利弊。理论证明及分析表明，与并行矩阵乘法器相比，2种改进的线性脉动阵列都充分利用了稀疏性，具有能量消耗少、I/O带宽占用少的优势。
采用FPGA实现脉动阵列
10-19
微电子学的发展彻底改变了计算机的设计：集成电路技术增加了能够安装到单个芯片中的元器件数目及其复杂度。因此，采用这种技术可以构建低成本、专用的外围器件，从而迅速地解决复杂的问题。
脉动阵列架构
百态老人的博客
12-23 1343
脉动阵列是一种高效的并行计算架构，通过数据的流水线式流动和局部连接，实现了高效的矩阵乘法和卷积运算。其设计简单、模块化且具有高并行性，特别适用于需要大量并行计算的场景。然而，其灵活性有限，仅适用于特定类型的运算任务。在实际应用中，需要仔细设计数据流动和全局同步机制，以充分发挥其性能优势。比特大陆的Sophon BM1680芯片应用案例：比特大陆发布的Sophon BM1680芯片采用了改进型脉动阵列结构，与谷歌TPU类似，用于加速深度学习任务。性能表现。
TPU中的脉动阵列及其实现
weixin_30462049的博客
06-11 1894
深度学习飞速发展过程中，人们发现原有的处理器无法满足神经网络这种特定的大量计算，大量的开始针对这一应用进行专用芯片的设计。谷歌的张量处理单元（Tensor Processing Unit，后文简称TPU）是完成较早，具有代表性的一类设计，基于脉动阵列设计的矩阵计算加速单元，可以很好的加速神经网络的计算。本系列文章将利用公开的TPU V1相关资料，对其进行一定的简化、推测和修改，来实际...
序列的卷积和计算
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序列的卷积与卷积和的区别 卷积和是一个值，而卷积是一个过程。类似于行列式和矩阵（可能不怎么准确）。 卷积和运算 1、卷积和运算步骤 1.1、翻褶： 选哑变量1 m，作 x(m) 、h(m) ，将 h(m) 以m=0 的垂直轴为对称轴翻褶成 h(-m) ； 1.2、移位： 将 h(-m) 移位 n，得 h(n-m) ,n>0 时右移，n<0 时左移。 1.3、相乘： 将 h(n-m...
基于Verilog搭建一个卷积运算单元的简单实现
安静到无声
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基于Verilog实现卷积神的运算需要，有3个要素，图片信息、滤波器权值信息和大量的乘加运算，一个基本的卷积运算过程如图1所示，本博客是在前文（1. Vivado简单双端口RAM 使用，问题探析和基于verilog的CNN搭建缓存图片数据浅析）分析的基础上，系统的说明具体的实现过程，主要包括代码分析和仿真实现，旨在自我学习记录。为了加深理解，且便于仿真，本实验模拟了一个大小为5×5大小的图片结和2×2的滤波器，注意：本实验没有考虑偏置项。图1 卷积的实现过程图2 图片（左）和滤波器（右）
IC基础(六)：3x3脉动阵列计算矩阵相乘
MaoChuangAn的博客
04-03 1万+
本文是在看了一个博客之后才知道怎么做的，就是这个博客FPGA脉动阵列的设计，可惜的是这个博客是转载的，原博客已经找不到了。但是其介绍的还是很详细的，在次基础上我完成了自己的的3*3脉动阵列的设计。本文后面会给出一个PPT文档，也是介绍脉动阵列的，FPGA脉动这列的设计这篇博客似乎也是这个PPT启发的。 一、引言 引言的大部分内容来自《VLSI数字性信号处理系统：设计与实现》一书。 脉动结构(也称脉...
谷歌TPU_脉动阵列实现矩阵乘法（附完整Verilog代码）
争取早日成为硅农
12-13 1万+
谷歌的 TPU（张量处理单元）是一种专门为机器学习工作负载优化的定制硬件加速器。TPU 通过高效地执行矩阵乘法、卷积运算和其他常见的神经网络操作，以提供比传统 CPU 或 GPU 更快的训练和推理性能。谷歌 TPU 的基本构建块是一个称为 TPU 芯片的 ASIC（应用特定集成电路），其中包含了数千个小型处理单元，它们被称为“计算核心”或“TPU 内核”。这些内核提供了高度并行的计算能力，并且专门优化了常见的矩阵操作，如卷积和矩阵乘法。
在使用Vivado HLS设计FPGA脉动阵列卷积模块时，如何平衡数据通路的并行度和资源占用以实现高效率的卷积计算？
11-04
在设计基于脉动阵列的FPGA卷积计算模块时，实现高效的并行度和优化资源占用是关键。你可以参考这篇资料：《基于脉动阵列的FPGA卷积计算模块：低延迟与高效设计》。文章中详细介绍了如何通过创新的硬件设计策略来平衡数据通路的并行度和资源占用。首先，脉动阵列的设计允许我们动态调整阵列大小以匹配输入输出特征图的维度，这种方式减少了对长广播和多扇入/扇出的需求，从而降低了硬件资源消耗。 参考资源链接：[基于脉动阵列的FPGA卷积计算模块：低延迟与高效设计](https://wenku.csdn.net/doc/6401ad28cce7214c316ee7f3?spm=1055.2569.3001.10343) 在使用Vivado HLS进行高层次综合时，可以通过合理安排数据通路，优化存储和计算的布局，以减少不必要的数据传输和处理。例如，利用im2col方法优化数据预处理，以减少数据重叠和提高数据存取效率。同时，利用HLS工具的流水线优化能力，可以进一步提升计算单元的吞吐量和整体计算效率。 在实现过程中，可以通过实验和仿真不断调整参数，观察不同的数据通路设计和资源分配对性能的影响。这样能够找到在当前FPGA资源限制下的最优设计。对于细节处理，如数据通路的构建、流水线级数的设定，以及循环展开的策略，都是需要细致考虑和调整的关键因素。 建议在实际设计中结合实际应用场景和硬件平台的特性，进行定制化的设计和优化。如此，你将能够设计出既满足并行度需求又优化资源占用的高效FPGA脉动阵列卷积计算模块。 参考资源链接：[基于脉动阵列的FPGA卷积计算模块：低延迟与高效设计](https://wenku.csdn.net/doc/6401ad28cce7214c316ee7f3?spm=1055.2569.3001.10343)
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