vhdl学习——最简单分频器

library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity divide is port( clk :in std_logic; en :in std_logic; clk_out :out std_logic ); end entity; architecture rtl of divide is signal tmp :std_logic_vector(3 downto 0) ; begin process(clk) begin if en='1' then if clk'event and clk='1' then tmp<=tmp+'1'; else null; end if; end if; end process; clk_out<=tmp(2); end rtl;

很简单的例子，但由于tmp没有初始化，使用modelsim仿真的时候总是得不到输出波形

 

如果使用integer来表示tmp，不指定范围的话，在仿真的时候会是一个随机的初始值，和C语言中使用未初始化的局部变量相似

而且在综合的时候使用的逻辑单位明显增多