verilog实现格雷码与二进制的转化:

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verilog实现格雷码与二进制的转化:

    1)自然二进制码转换为格雷码的方法

        自然二进制码转换成二进制格雷码,其法则是保留自然二进制码的最高位作为格雷码的最高位,而次高位格雷码为二进制码的高位与次高    位相异或,而格雷码其余各位与次高位的求法相类似。     

    原理: 若二进制码表示为: B[N-1]B[N-2]...B[2]B[1]B[0];

         相应地, 则二进制格雷码表示为: G[N-1]G[N-2]...G[2]G[1]G[0].

         其中最高位保留: G[N-1] = B[N-1];

         其他各位: G[i] = B[i+1] xor B[i]. (i = 0, 1, 2, ..., n-2)

    图示如下:

       

 

            bin[3]    bin[2]     bin[1]      bin[0]          ---二进制值 : 二进制

         +     0     bin[3]     bin[2]      bin[1]          ---右移值(二进制)

          gray[3]  gray[2]    gray[1]    gray[0]      ---对应的格雷码值

总结:格雷码的值只需要在原来的二进制的基础上右移一位再异或原来的二进制值即可得到。

module  binary2grey #(
        parameter   N       =       4
)(
        input         [N-1: 0]   binary                 ,
        output  wire  [N-1: 0]   grey
);
//=====================================================================\
// ********** Define Parameter and Internal Signals *************
//=====================================================================/
 
 
//======================================================================
// ***************      Main    Code    ****************
//======================================================================
assign  grey    =       {1'b0,binary[N-1:1]}^binary;
endmodule


 2)格雷码转换为二进制码的实现方法

         二进制格雷码转换成自然二进制码,其法则是保留格雷码的最高位作为自然二进制码的最高位,而次高位自然二进制码为高位自然二进制       码与次高位格雷码相异或,而自然二进制码的其余各位与次高位自然二进制码的求法相类似。      

    原理: 若二进制格雷码表示为: G[N-1]G[N-2]...G[2]G[1]G[0];

         相应地, 则二进制码表示为: B[N-1]B[N-2]...B[2]B[1]B[0].

         其中最高位保留: B[N-1] = G[N-1];

         其他各位: B[i-1] = G[i-1] xor B[i]. (i = 1, 2, ..., n-1)

    图示如下:

  

module  grey2binary #(
        parameter   N       =       4
)(
        input         [N-1: 0]   grey                   ,
        output  wire  [N-1: 0]   binary
);
//=====================================================================\
// ********** Define Parameter and Internal Signals *************
//=====================================================================/
 
 
 
//======================================================================
// ***************      Main    Code    ****************
//======================================================================
assign  binary[N-1]     =       grey[N-1];
 
generate
genvar  i;
    for(i=0;i<N-1;i=i+1) begin:b2g
        assign  binary[i]     =       grey[i]^binary[i+1];
    end
endgenerate
 
 
endmodule


 

以下是Verilog代码: ```verilog module binary_gray_converter ( input wire SW5, SW1, SW2, SW3, SW4, output reg LED1, LED2, LED3, LED4, LED5, LED6, LED7, LED8 ); reg [3:0] binary_signal; reg [3:0] gray_signal; // 二进制格雷码 always @ (SW1 or SW2 or SW3 or SW4) begin if (SW5) begin binary_signal = {SW4, SW3, SW2, SW1}; gray_signal[0] = binary_signal[0] ^ binary_signal[1]; gray_signal[1] = binary_signal[1] ^ binary_signal[2]; gray_signal[2] = binary_signal[2] ^ binary_signal[3]; gray_signal[3] = binary_signal[3]; LED1 = binary_signal[0]; LED2 = binary_signal[1]; LED3 = binary_signal[2]; LED4 = binary_signal[3]; LED5 = gray_signal[0]; LED6 = gray_signal[1]; LED7 = gray_signal[2]; LED8 = gray_signal[3]; end // 格雷码二进制 else begin gray_signal = {SW4, SW3, SW2, SW1}; binary_signal[0] = gray_signal[0] ^ gray_signal[1]; binary_signal[1] = gray_signal[1] ^ gray_signal[2]; binary_signal[2] = gray_signal[2] ^ gray_signal[3]; binary_signal[3] = gray_signal[3]; LED1 = gray_signal[0]; LED2 = gray_signal[1]; LED3 = gray_signal[2]; LED4 = gray_signal[3]; LED5 = binary_signal[0]; LED6 = binary_signal[1]; LED7 = binary_signal[2]; LED8 = binary_signal[3]; end end endmodule ``` 这里用到了一个 `always` 块,当 `SW5` 改变时,会根据其值执行不同的逻辑。当 `SW5` 为 1 时,先将 `SW1`~`SW4` 转化二进制码,然后再将其转化格雷码。在这个过程中,用到了异或运算符 `^`。最后将二进制码和格雷码分别用 `LED1`~`LED4` 和 `LED5`~`LED8` 显示出来。当 `SW5` 为 0 时,执行类似的逻辑,只不过是先将 `SW1`~`SW4` 转化格雷码,然后再将其转化二进制码。
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