FPGA中计数器设计探索

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FPGA中计数器设计探索，以计数器为32位为例：

第一种方式，直接定义32位计数器。

reg [31:0]count;

quartus ii 下的编译，资源消耗情况。

85C模型下的时钟频率。

 

0C模型下的时钟频率。

 

chip planner下资源分布情况。

第二种方式，定义2个16位计数器。

reg [15:0]count1，count2;

quartus ii 下的编译，资源消耗情况。

85C模型下的时钟频率。

 

0C模型下的时钟频率。

 

chip planner下资源分布情况

从上述两种情况来看，结合C4内部LAB的结构，两种方式消耗资源一样多，两种模型下的时钟频率比较接近。

值得注意的是，以上测试是在资源足够频率不高的条件下测试的。根据经验，当资源使用较多，时钟频频较高时，建议使用方式二。

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作者：杭州卿萃科技ALIFPGA

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