与雨渔遇鱼-CSDN博客

原创 uart串口:回环实验

设计并实现基于串口 RS232 的数据收、发模块，使用收、发模块，完成串口数据回环实验。

2023-09-02 10:21:32 357

设计目标：1:调用锁相环IP核，产生200Mhz的时钟，要求使用这个200Mhz的时钟，编写闪光灯模块（1个LED灯1秒亮灭循环），使用Signaltap II 抓取闪光灯模块的计数器和LED输出2：调用锁相环IP核，产生125Mhz的时钟，要求使用这个125Mhz/200Mhz的时钟，编写流水灯模块（4个LED灯500ms流水显示），使用Signaltap II 抓取流水灯模块的计数器和LED输出。

2023-06-27 15:15:51 312

原创 FPAG学习RAM双端口

RAM双端口设计目标：调用一个双端口ram，数据位宽是16，深度是1024，要求0地址写入数据为0,1地址数据写1…1023地址数据写入1023，倒序将数据读出。调用一个双端口ram，数据位宽是16，深度是1024，要求0地址写入数据为2,1地址数据写3…1023地址数据写入1，数据从700开始倒着读，读到0的时候，从1023再读到700，要求写时钟为100MHZ，读时钟为20MHZ。倒序时序图代码module ram ( input wire clk, input wi

2023-06-27 15:15:11 303

原创 FPGA学习RAM单端口练习

【代码】FPGA学习RAM单端口练习。

2023-06-27 15:14:30 63

原创 FPGA学习verilog实现b码解码

cnt_1s为68时，年的数据识别完成。这个tb文件本质上是一个编码器。

2023-06-27 15:12:25 2400 8

原创 FPGA学习实现可乐机

FPGA学习实现可乐机

2023-06-26 10:26:30 108 1

原创 FPGA学习蜂鸣器演奏小星星

注：代码没有实现一个音符占两拍的功能，主要为蜂鸣器练习。

2023-06-26 10:23:56 1088 1

原创 FPGA学习状态机实现序列检测

设计目标：检测输入序列10010并标志。

2023-06-26 10:15:48 286 1

原创 FPGA学习实现蜂鸣器音阶

FPGA学习实现蜂鸣器音阶

2023-06-26 10:05:53 139 1

原创 FPGA学习实现流水灯

流水灯

2023-06-26 09:57:49 99 1

原创 FPGA学习检测输入信号上升沿及下降沿练习

设计目标：输入一个方波信号（50%占空比），输出其频率（要求判定其上升沿下降沿来判定频率）

2023-06-26 09:55:18 382 1

原创 FPAG学习verilog实现呼吸灯

呼吸灯

2023-06-26 09:50:36 87 1

原创 FPGA学习verilog实现按键消抖&双击点亮LED

设计目标：实现双击点亮LED，要求每次点击都做按键消抖处理（包含前抖动和后抖动，20ms认为电平稳定；2秒内按下两次按键认为是双击）

2023-06-26 09:44:32 857 1

原创 FPGA学习实现奇分频、偶分频

设计目标：初始时钟信号为50Mhz，实现八分频和七分频。

2023-06-05 21:30:00 83

原创 FPGA学习verilog实现计数器

计数器练习1：计数器位宽为8，计数器持续计数观测效果。计数器练习2：计数器位宽为8，持续计数，使用缩减运算符&cnt。计数器练习3：计数器位宽为8，计数器计数到6回到0，以此循环，要求输出一个信号，计数器一个循环里拉高三个时钟周期。计数器练习4：根据计数器，做出闪光灯，LED灯1s亮灭。

2023-06-02 23:30:00 2020

原创 FPGA学习verilog基础语法练习实现取最大值

设计目标：设计输入4个8位的变量，输出最大值模块。

2023-06-01 21:00:00 1764 1

原创 FPGA学习verilog实现半加器和全加器

可以看到，进位Co只有在Ai和Bi都为1时为1。

2023-06-01 21:00:00 779 1

原创 FPGA学习verilog编写D触发器

设计目标：实现D触发器。

2023-06-01 21:00:00 1347 1

原创 FPGA学习verilog基础运算符

在编写程序之前，我们先学习Verilog语法知识，我们之前写的程序用到了运算符，例如我们用Verilog描述1个非门，我们就用到了取反运算符‘~’，我们写求和模块用到了求和运算符’+’ ，那还有没有别的运算符呢？这里我们要拓展这方面的知识。在实际项目中边学边练是最好的方式。Verilog HDL语言的运算符范围应用很广，其运算符按照功能可分为以下几类：（1）算术运算符（ + , - , *, /, %）（2）赋值运算符（ = ,

2023-05-31 11:13:45 3951

原创 FPGA学习层次化设计例5

输入：A[7:0],B[7:0],C[7:0],D[7:0],SEL[3:0]功能：SEL=0,P=A+B+C+D;SEL=1,P=A;SEL=2,P=B;SEL=3,P=C;SEL=4,P=D;SEL为其他值，P=0;

2023-05-30 20:57:58 42

原创 FPGA学习verilog实现加法选择器

设计目标：实现加法选择器。

2023-05-30 16:52:40 43

原创 FPGA学习verilog实现P = (A+B)(C+D)(E+F)

设计目标：实现P = (A+B)*(C+D)*(E+F)

2023-05-30 16:52:19 108 1

原创 FPGA学习verilog实现P = (A/B)(C+D)(E-F)

设计目标：实现P = (A/B)*(C+D)*(E-F)

2023-05-30 16:49:48 77 2

原创 FPGA学习verilog实现P = (A+B)*(C-D)

设计目标：实现P = (A+B)*(C-D)

2023-05-30 16:49:26 144 1

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