Vivado与Sublime关联设置

1、Tools -->Settings 2、如下图 3、下图位置填入 D:/Program Files/Sublime Text 3/sublime_text.exe [file name]:[line number] ,前面是路径,后面是固定格式。 4...

2019-03-05 09:46:36

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[转]BT1120接口及协议

原文地址:https://blog.csdn.net/angelbosj/article/details/49835105 因为项目上用到的是 海思3536的bt1120接口对接 FPGA。项目上用到的是 1920 x 1080@60Hz. 和 3840 x 2160@30hz. 首先讲一下 ...

2019-01-15 10:18:42

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Xilinx FPGA配置clocking时钟动态相位输出

开发平台基于Vivado2017.3,器件使用的是Kintex7。 先贴个时序图: 如何动态配置clocking输出时钟相位,首先在ip核设置界面,勾选Dynamic Phase Shift,在左侧接口总览里面可以看到多出来4个信号,psclk:用于相移控制信号的驱动时钟,psen:控制相...

2018-12-29 16:55:58

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Xilinx MIG DDR3 控制器 Modelsim 仿真

        项目上用到图像拼接,输入的视频流要存DDR3,做个DDR3的Modelsim仿真。软件版本用的Vivado2017.3,这个版本生成的Modelsim仿真库好像跟Modelsim10.6版本才兼容。常用的Modelsim仿真库如下四个:secureip,unifast_ver,un...

2018-11-21 17:06:31

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Modelsim实现对Vivado中的MIG ddr3的仿真

        原文地址:https://www.cnblogs.com/sepeng/p/6525366.html         Vivado中的MIG已经集成了modelsim仿真环境,是不是所有IP 都有这个福利呢,不知道哦,没空去验证。   第一步:使用vivado中的MIG IP生...

2018-11-16 19:12:45

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视频AXI4-Stream to Video Out 调试

        本次调试的工作主要是尝试视频标准行场同步信号转AXI4 Stream再转行场数据信号输出。调试的目的在于Xilinx官方好多关于图像处理的Example,其中的视频流格式都是AXI4格式的,故学习一下。         下图为本测试工程Block设计图。其中Constant0的输...

2018-11-14 20:37:15

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关于video in to axi4-stream

PG043 Video In to AXI4-Stream对于video转成AXIS的处理。 关键信号 READY/VALID Handshake A valid transfer occurs whenever READY, VALID, ACLKEN, and ARESETn are h...

2018-11-10 14:13:43

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FPGA调试心得

        常规的FPGA调试都是基于单个模块仿真、在线调试,调试通过了再集成到工程里。有时候单个仿真没问题,在线调试也没问题,但是一集成到工程里面就各种莫名其妙各种结果出不来,关于这类事件总结为以下3点: 1、时钟是否安排到位? 2、复位是否安排到位? 3、管脚、时钟等一系列约束是否约...

2018-09-21 11:44:48

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sublime打开文件乱码的解决方法

1、按‘Ctrl’+‘Shift’+‘P’三个键,敲入‘package’跳出如下一些选项,选择‘Package Control:Install Package’。 2、出现如下界面,在空白区域敲‘ConvertToUTF’,点击‘ConvertToUTF8’即可。 由于我sublime已经...

2018-08-27 18:17:54

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vivado创建和添加用户IP核

复制来的,图片有点糊,请谅解。主要看个思路,本人也做个笔记。 任务:使用vivado自带IP和创建IP 目的:学会使用Vivadao相关的IP组件 步骤: 1.使用自带IP 工程创建好之后,选择IP Catalog。软件就会列出自带的,自带的IP核有很多种,选择自己需要的,可以直接查找。...

2018-08-14 18:11:58

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vivado输出block design 的tcl脚本文件

在TCL控制台输入如下命令将BD导出为tcl脚本: write_bd_tcl E:/dp_tx_ex/bdtcl.tcl,红色框内是tcl脚本导出的路径。

2018-08-03 17:28:13

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vivado 约束未使用引脚

set_property BITSTREAM.CONFIG.UNUSEDPIN Pulldown [current_design] set_property BITSTREAM.CONFIG.UNUSEDPIN Pullup [current_design] set_property BITSTR...

2018-08-01 10:52:26

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xilinx FPGA时钟二选一

通常Xilinx FPGA时钟二选一用如下原语实现,其中S为时钟选择输入,I0和I1为两路时钟输入,O为一路时钟输出。    BUFGMUX #(    )    BUFGMUX_inst (       .O(O),   // 1-bit output: Clock output       ...

2018-07-26 11:23:37

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ModelSim仿真时测试模块端口无输出的一种情况

        在使用ModelSim仿真的时候出现给了激励信号,模块端口却没有输出的一种情况。经排查是在测试激励文件(tb)里面没有给模块复位导致的。比如待测试模块(module)中有对reg型变量的操作,reg型变量是在复位信号下赋初始值的,因为在测试激励文件中,没有给复位信号或者一直使能会导...

2018-07-25 20:29:48

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XILINX的ISE环境下怎样在ChipScope加入被优化掉的信号

转自:https://blog.csdn.net/times_poem/article/details/51324671 转载收藏学习一下。 Xilinx ISE开发工具中的ChipScope工具就相当于AlteraQuatusII中的SignalTap II,能够捕捉FPGA内部的信号,方便...

2018-07-09 13:26:40

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FPGA视频发送卡调试

1、发送卡连接视频发送设备,例如笔记本hdmi接口或者显卡的hdmi接口,设置输出分辨率为1024×768。2、桌面右击‘图形选项’-->’屏幕适配’-->’内置显示器‘-->’图像居中’,‘图形选项’-->’...

2018-06-12 19:44:02

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Altuim Designer对Polygon和Fill单独设置间距约束

Altuim Designer对Polygon(动态铜)和Fill(静态铜)单独设置间距约束。打开约束管理器,点开‘Electrical’--> 'Clearance',语法在下图中已经列出。本人具体设置的是常规间距为5mil,‘Fill’与‘Polygon’与所有Objec...

2018-04-02 09:53:54

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XIlinx ISE与win8,win10兼容设置

转载自特权同学《特权 Xilinx FPGA SF-SP6 入门指南 ISE14.6 破解 》 ISE 对 win8/win10 无法完美支持(包括目前最新的 14.7),在使用 64位 ISE 时点击 OPEN 之类的东西时程序都会崩溃。 因此想要正常使用 64 位可以有如下临时解决办法。  ●...

2018-03-13 00:17:00

阅读数 963

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《Xilinx可编程逻辑器件设计与开发(基础篇)》连载15:Spartan-6的SelectIO资源

转载:http://xilinx.eetrend.com/blog/19492.1.6 SelectIO资源Spartan-6有丰富的I/O资源,包括SelectIO和RocketIO。Spartan-6每个I/O片(Tile)包含两个IOB、两个ILOGIC2、两个OLOGIC2和两个IODEL...

2018-03-05 10:06:45

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不同分辨率对应的像素输出时钟以及同步信号参数的整理

一行数据包括:Hor Sync(行同步)、 Hor Back Porch(行消隐)、 Hor Active Video(行视频有效)和Hor Front Porch(行前肩);一场数据包括:Ver Sync(场同步)、 Ver Back Porch(场消隐)、 Ver Active Video(场...

2018-03-03 12:59:04

阅读数 3467

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