FPGA_三态门

　　数字电路中有逻辑高、逻辑低和高阻三种状态。高阻在Verilog 中用‘z’表示。

　　三态门真值表：

　　　　　　　　　　

Verilog代码：

　　　　　　　　　　

module santaimen(en,din,dout);

input en;
input din;
output dout;

assign dout = en?din:1'bz;

 

endmodule

 

功能仿真：

　　　　

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