FPGA的三态门

介绍

三态门是指其输出有三种状态：高电平（逻辑1）、低电平（逻辑0）和高阻态。有个使能端来控制三态门。

三态门真值表：

实际应用：

inout sio_d;
assign sio_d = sio_out_en? sio_out:1'bz;
assign sio_din = sio_d;

当两个以上的设备分时驱动同一根信号线时，就需要用到三态门。
双向数据总线常采用三态门构成，因为器件免不了要进行输入输出数据，常规的输入和输出是分开的两个接口要不停的切换比较麻烦，这样优点是只要一个接口就可以输入输出比较节约逻辑资源。

https://cloud.tencent.com/developer/article/1651664
https://bbs.elecfans.com/jishu_451811_1_1.html
http://blog.sina.com.cn/s/blog_c08d37430102wnu3.html