FPGA三态门使用介绍

最新推荐文章于 2024-07-17 11:42:23 发布

David_xtd

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分类专栏： fpga 硬件设计

本文链接：https://blog.csdn.net/David_xtd/article/details/79870461

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本文介绍了三态门的概念及其在FPGA中的应用，主要用于多个设备分时驱动同一信号线的情况，避免短路风险。在Verilog中，通过声明信号为inout类型来实现三态门功能。文中还提供了测试模块inout_if.v的代码示例，展示了如何根据控制信号切换不同设备对信号线的驱动，并通过波形图验证了三态门的正确工作。

摘要由CSDN通过智能技术生成

三态门指的是门电路的输出有3种状态：高电平，低电平和高阻态。

当两个以上的设备分时驱动同一根信号线时，就需要用到三态门。
任意一个时刻，只能有一个设备驱动信号，其他设备需要设定为高阻态。
否则，如果两个设备同时驱动同一信号，一个设备输出高电平，一个设备输出低电平，对于推挽输出来说，两个设备间相当于上拉管和下拉管直接短路，瞬时大电流会将设备烧毁，造成严重后果。

FPGA中设定一个信号为三态门，在Verilog中，就是设定该信号的类型为inout。
其等效的电路结构如图所示。
这里写图片描述
图中的sda信号声明为inout，当ENB为高电平HI时，sda由data_o驱动。
当ENB为低电平LO时，ENB控制的门电路处于高阻状态，相当于切断了data_o和sda之间的通路，对于连接到sda信号的其他设备而言，相当于根本不存在data_o这个驱动源。
这里写图片描述
此时，该FPGA可从sda管脚读取外部数据。

对于FPGA而言，即便只有一个外设与FPGA相连，如果要通过同一根信号既能读取FPGA数据又能向FPGA写入数据，那么该信号线就需要定义为三态门。

为了测试FGPA上的三态门，写了一个小模块inout_if.v，代码如下：

`timescale 1ns/10ps

module inout_if #(
    parameter     INOUTIF_ID_NUM = 0
    ) (
    input           rst_n,
    input           i_clk,
    input   [1:0]   rd_cs,
    input