第七章：systemverilog过程语句

最新推荐文章于 2024-05-15 10:29:14 发布
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原文链接：http://www.cnblogs.com/chip/p/4418591.html
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systemverilog增加了一些新的操作符和过程语句：

1.新的操作符

递增/递减

赋值操作符

设置成员操作符inside

有无关通配符==？/！=？

操作数改进（类型/尺寸/符号强制转换）

2.改进的for循环

循环变量可以在for语句中直接声明

3.新的do...while底部检测循环

systemverilog除了有while循环还有do...while循环

4.新的foreach循环

5.新的跳转语句

continue语句

break语句

return语句

verilog语句中：disable语句可以跳转到循环结尾继续下一次循环，也可以直接跳出整个循环，难以理解。

6.增强的块命名

7.语句标号

一个语句块可以有一个块名或标号，但是，不能同时有块名和标号！！！

8.唯一性与优先级判定

8.1unique/priority case

     ....

     endcase

8.2unique/priority if..else if ...else if ...

转载于:https://www.cnblogs.com/chip/p/4418591.html

weixin_30355437
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