文章目录
写在前面:最近实习期间自学System Verilog,找到一个英文教程Asic-world/system verilog,写得挺好的,主要通过代码示例进行学习。因此翻译下来作为巩固与分享,其中也额外增加了补充内容。英文原文入口:Asic-World (Procedural Statements And Control Flow)。Copyright: Deepak Kumar Tala。文中的所有例程会上传到我的资源中。
若有任何翻译不当之处,请在评论区指正,感谢!
1. 文中“System Verilog”简写为“SV”
2. 正文中加粗的都为Verilog或System Verilog中定义的关键词keywords
1 引言Introduction
Verilog & System Verilog(以下简称“SV”)的过程控制通过以下语句实现:
- inital:仿真开始时执行一次
- final&