systemverilog 过程控制语句

unique if

unique if 语句是并行的检查所有的条件，当超过一个条件满足、没有一个条件满足和没有与if像配对的else时，就会报错。
如下面的例子，有超过1个条件满足：

其输出结果为

priority if

与verilog中理解差不多，在没有条件满足和没有与if相配对的else语句会报错。

module priority_if;
  //variables declaration
  int a,b,c;
   
  initial begin
     //initialization
     a=50;
     b=20;
     c=40;
   
     priority if ( a < b ) $display("\t a is less than b");
     else     if ( a < c ) $display("\t a is less than c");
  end
 endmodule

其输出结果为：

RT Warning: No condition matches in 'priority if' statement.

do while

    do begin
        // statement -1      
        ...
        // statement -n
    end
    while(condition);

while

while(condition) begin
        // statement -1      
        ...
        // statement -n
    end