高速AD中的LVDS和FPGA

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通常情况下，模拟输入信号通过高速ADC的量化输出的数字信号需要交给FPGA进行处理。如果高速ADC采用LVDS输出，那么经量化处理过的数字信号将会有非常多的LVDS数据差分对。而LVDS数据接收端，接收到的LVDS差分数据对相互之间可能会存在非常小的一个时间差异，该时间差异往往是皮秒级别的，而随着高速ADC采样率的提升，目前大多数的高速ADC采样速率已经达到GSPS级别。

因此皮秒级别的时间差异也会对采集到的数据产生影响。这种情况的发生，往往可能是由于LVDS数据差分对走线长度的不匹配所造成的，这种数据传输中的时间差异对于高速数据传输来说，可能会造成某些数据位的值发生变化，这就相当于向FPGA提供了错误的ADC数据。

因此，无论是在高速ADC芯片的测试评估还是在其应用当中，对这些数据传输所造成的时间差异均要进行预先的处理。

数据传输差异的处理

对于数据传输的时间差异可以有两种方式来解决，一种方法是通过ADC本身的LVDS特性来改变LVDS数据传输的延迟，这通常与LVDS的输出时钟有关。另外一种方法是使用FPGA内部的延迟功能来实现。

• ADC内部延迟