allegro约束设置

1， 添加库：setup/user preferences/paths/libraby里面修改padpath和psmpath。如图

2，线宽约束

默认线宽DEFUALT：8mil，过孔选择：VIA100-50-120

电源线宽：20mil

Setup/constraints/physical/all layers option/create/physical cset/LW_20MIL。

把电源网络，地线，晶振管脚设置成LW_20MIL

在net/all layers下，将VCC12N,VCC12P,VCC1V2,VCC3V3，VCC5V,GND,GND1V2，CYVDD,OSC_POWER设置成LW_20MIL

LW_12MIL的线宽同上。过孔为VIA60-35-95，将CS4272_LRCLK, CS4272_MCLK, CS4272_SCLK,DSP_CLKIN,MCBSP_CLKIN设置成LW_12MIL

3，线间距约束

在spacing constraints set/all layers下创建Space_12mil 和space_20mil属性。option/create/spacing cset/space_12MIL和space_20mil。

在net/all layers下

将CS4272_LRCLK, CS4272_MCLK, CS4272_SCLK,DSP_CLKIN,MCBSP_CLKIN设置成SPACE_12MIL。

将OSC_CLK,REFIN,REF_OUT, REF2_OUT, REF4_OUT设置为SPACE_20MIL。

4，Xnet 设置

Analyze/SI EMIsim/model browser,点击library mgmt

点击 set search path后出现对话框，点击add directory,把minisystem中的sigxp.run加进来。然后选中选中加进来的路径，点击check lib。

下一步，Analyze/SI EMIsim/model assignment，对的模型进行修改。点击find model, 选中RARRAY33，点击assign。点击OK，Xnet设置完成。

5，设置总线

将EA2~EA20设置为ADDR_BUS，将ED0~ED31设置为DATA_BUS。

（选中后右击，create/bus就可以了）

6，T型拓扑

在约束管理器中的electrical/net/routing/wiring中，选中EA2，右击点sigXplorer。在sigXplorer界面中画出拓扑结构。

然后set/constraints中的wiring里

然后set/constraints中的wiring里设置如下

然后选set/optional pins，点击U8，右击END，将U8设置为可选器件。

最后点file/update constraint manager.

在Electrical constraints set里把约束名字改为ECSET_ADDR.回来，选中EA3~EA20右击，constraint set references，在对话框里选中ECSET_ADDR

数据总线T型拓扑同上。

7，线长约束

在Electrical constraints set里，右击地址总线，打开sigxplorer。

然后set/constraints中的prop delay里设置如下：

点击ADD。然后OK。然后file/update constraint manager.

在net/ruting/min/max prop delays里可以看到设置后效果。

数据线设置同上。Min delay 2000mil max delay：3000mil

8，相对延迟

在Electrical constraints set里，右击地址总线，打开sigxplorer。

然后set/constraints中的rel prop delay里设置如下：

转载于:https://www.cnblogs.com/littlebadbay/archive/2012/11/16/2772709.html