时序分析-- 信号完整性问题（SI）（转载）

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时序分析

 

1. 共同时钟系统

所谓共同时序系统就是指驱动端和接收端的同步时钟信号都是由一个系统时钟发生器提供。图1就是一个典型的共同时钟系统的示意图，

 

在这个例子中，驱动端向接收端传送数据，我们可以将整个数据传送的过程考虑为三个步骤：
1.  核心处理器提供数据；
2.在第一个系统时钟上升沿到达时，DRIVER将数据Dp锁存至Qp输出；
3.Qp沿传输线传送到接收端触发器的Dc，并在第二个时钟上升沿到达时，将数据传送到RECEIVER内部。
    一般来说，标准普通时钟系统的时钟信号到各个模块是同步的，即图中的Tflight clka和Tflight clkb延时相同。通过分析不难看出，整个数据从发送到接收的过程需要经历连续的两个时钟沿，也就是说，如果要使系统能正常工作，就必须在一个时钟周期内让信号从发送端传输到接收端。如果信号的传输延迟大于一个时钟周期，那么当接收端的第二个时钟沿触发时，就会造成数据的错误读取，因为正确的数据还在传输的过程中，这就是建立时间不足带来的时序问题。目前普通时序系统的频率无法得到进一步提升的原因就在于此，频率越高，时钟周期越短，允许在传输线上的延时也就越小，200-300MHz已经几乎成为普通时序系统的频率极限。那么，是不是传输延时保持越小就越好呢？当然也不是的，因为它还必须要满足一定的保持时间。在接下来几节里，我们就建立和保持时间来分析一下时序设计需要考虑的一些问题以及正确的系统时序所必须满足的条件。

1.1 时序基本参数

对于时序问题的分析，我们首先要清楚地理解相关的一些时序参数的具体含义，比如Tco，缓冲延时，传播延迟，最大/小飞行时间，建立时间，保持时间，建立时间裕量，保持时间裕量，时钟抖动，时钟偏移等等，如果对这些参数的概念理解不深刻，就很容易造成时序设计上的失误。
首先要阐明的是Tco和缓冲延时（buffer delay）的区别。从定义上来说，Tco是指时钟触发开始到有效数据输出的器件内部所有延时的总和；而缓冲延时是指信号经过缓冲器达到有效的电压输出所需要的时间。可以看出，Tco除了包含缓冲延时，还包括逻辑延时。信号从缓冲器出来之后，就要经过传输线到接收终端，信号在传输线上的传输的延时我们称为传播延迟（propagation delay），它只和信号的传播速度和线长有关。然而我们在大多数时序设计里面，最关键的却不是传播延迟这个参数，而是飞行时间（Flight Time）参数，包括最大飞行时间（Max Flight Time）和最小飞行时间（Min Flight Time）。飞行时间包含了传播延迟和信号上升沿变化这两部分因素，从图2中可以很容易看出两者的区别。

 

其中Vms是参考电压，一般定义为最高电压的一半。在较轻的负载（如单负载）情况下，驱动端的上升沿几乎和接收端的信号的上升沿平行，所以这时候平均飞行时间和传播延迟相差不大；但如果在重负载（如多负载）的情况下，接收信号的上升沿明显变缓，这时候平均飞行时间就会远远大于信号的传播延迟。这里说的平均飞行时间是指Buffer波形的Vms到接收端波形Vms之间的延时，这个参数只能用于时序的估算，准确的时序分析一定要通过仿真测量最大/最小飞行时间来计算。也有些时候，人们对信号的最大/最小飞行时间还有其它称谓，比如在Cadence Specctraquest软件中，就将最大飞行时间称为最终稳定延时（Final Settle Delay），而将最小飞行时间称为最早开关延时（Firsttch Delay）。
信号经过传输线到达接收端之后，就牵涉到建立时间和保持时间这两个时序参数，它们是接收器本身的特性，表征了时钟边沿触发时数据需要在锁存器的输入端持续的时间。通俗地说，时钟信号来的时候，要求数据必须已经存在一段时间，这就是器件需要的建立时间（Setup Time）；而时钟边沿触发之后，数据还必须要继续保持一段时间，以便能稳定的读取，这就是器件需要的保持时间（Hold Time）。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。每个器件的建立和保持时间参数，一般都可以在相应的DataSheet查到，对于设计者来说最大的目的是提高时序的裕量，这样即使信号完整性上出现一点问题，或者外界环境发生一定的变化，系统仍然能正常工作，这就是一个设计优良的系统应该体现出的超强的稳定性。图3说明了这几个参量之间的关系，图中还考虑了时钟引起的误差。

 

系统时序设计中对时钟信号的要求是非常严格的，因为我们所有的时序计算都是以恒定的时钟信号为基准。但实际中时钟信号往往不可能总是那么完美，会出现抖动(Jitter)和偏移（Skew）问题。所谓抖动，就是指两个时钟周期之间存在的差值，这个误差是在时钟发生器内部产生的，和晶振或者PLL内部电路有关，布线对其没有影响，如图4。

 

除此之外，还有一种由于周期内信号的占空比发生变化而引起的抖动，称之为半周期抖动。总的来说，jitter可以认为在时钟信号本身在传输过程中的一些偶然和不定的变化之总和。
时钟偏移(skew)是指两个相同的系统时钟之间的偏移。它表现的形式是多种多样的，既包含了时钟驱动器的多个输出之间的偏移，也包含了由于PCB走线误差造成的接收端和驱动端时钟信号之间的偏移，比如在图6-1中所示，CLKA和CLKB之间的差异，CLKC和CLKP之间的差异均为时钟偏移，这些偏移量在时序计算中需要全部考虑。
    除了上面提到的这些概念，还有一点要注意的是，时刻不能忽略信号完整性对时序的影响，比如串扰会影响微带线传播延迟；反射会造成数据信号在逻辑门限附近波动，从而影响最大/最小飞行时间；时钟走线的干扰会造成一定的时钟偏移。有些误差或不确定因素是仿真中无法预见的，设计者只有通过周密的思考和实际经验的积累来逐步提高系统设计的水平。

1.2 时序基本方程

从下面开始，我们来具体讨论一下系统时序需要满足的一些基本条件。我们仍然以图1的结构为例，并可以据此画出相应的时序分析示意图（图5）。在时序图中，存在两个时序环，我们称实线的环为建立时间环，而虚线的环我们称之为保持时间环。可以看到，这两个环都不是闭合的，缺口的大小就代表了时序裕量的多少，因此设计者总希望尽可能增大这个缺口。同时还要注意到，每个环上的箭头方向不是一致的，而是朝着正反两个方向，因为整个系统时序是以时钟上升沿为基准的，所以我们时序环的起点为系统时钟clk in的上升沿，而所有箭头最终指向接收端的控制时钟CLKC的边沿。

 

先来分析建立时间环：
缺口的左边的半个时序环代表了从第一个系统时钟上升沿开始，直到数据传输至接收端的总的延时，我们计为数据延时，以Tdata tot表示：
Tdata tot =Tco clkb+Tflt clkb +Tco data +Tflt data   （1）
上式中：Tco clkb是系统时钟信号CLKB在时钟驱动器的内部延迟；Tflt clkb 是CLKB从时钟驱动器输出后到达发送端（CPU）触发器的飞行时间；Tco data是数据在发送端的内部延迟；Tflt data是数据从发送端输出到接收端的飞行时间。从CLKC时钟边沿的右边半个时序环代表了系统时钟到达接收端的总的沿时，我们计算时钟延时，以Tclk tot表示：
Tclk tot =Tcycle +Tco clka +Tflt clka – Tjitter     （2）
其中，Tcycle是时钟信号周期；Tco clka 是系统时钟信号CLKA（第二个上升沿）在时钟驱动器的内部延迟；Tflt clka是时钟信号从时钟驱动器输出到达接收端触发器的飞行时间；Tjitter是时钟的抖动误差。
    因此我们可以根据建立时间裕量的定义，得到：
Tsetup margin = Tclk tot – Tdata tot – Tsetup      （3）
将前面的相应等式带入可得：
Tsetup marin = Tcycle + Tco clka + Tflt clka – Tjitter – Tco clkb – Tflt clkb – Tco data – Tflt data – Tsetup  （4）
我们定义时钟驱动器(PLL)的两个时钟输出之间的偏移为Tclock Skew ，两根CLOCK走线之间的时钟偏移为TPCB Skew ，即：
    Tclock Skew = Tco clkb - Tco clka                 （5）
TPCB Skew = Tflt clkb - Tflt clka                 （6）
这样就可以得到建立时间裕量的标准计算公式：
Tsetup marin =Tcycle–TPCB skew –Tclock skew–Tjitter–Tco data–Tflt data-Tsetup                                （7）
再来看保持时间环：
对照图6-5，我们可以同样的进行分析：
Tdata delay = Tco clkb + Tflt clkb + Tco data + Tflt data                                                                                              
（8）
Tclock delay = Tco clka + Tflt clka                  （9）
于是可以得出保持时间裕量的计算公式：
Thold margin = Tdata delay–Tclock dalay–Thold time （10）
即: Thold margin = Tco data + Tflt data + Tclock skew + Tpcb skew – Thold                                       （11）
可以看到，式（11）中不包含时钟抖动Jitter的参数。这是因为Jitter是指时钟周期间（Cycle to Cycle）的误差，而保持时间的计算和时钟周期无关。对于任何时钟控制系统，如果要能保证正常工作，就必须使建立时间余量和保持时间裕量都至少大于零，即Tsetup marin >0；Thold margin >0，将公式（7）和（11）分别带入就可以得到普通时钟系统的时序约束条件不等式：
TPCB skew +Tclock skew +Tjitter + Tco data + Tflt data+Tsetup  < Tcycle               

转载于:https://www.cnblogs.com/nuaajiang/archive/2008/12/01/1344888.html