[笔记]Altera中DDR3设计

DDR3频率自适应  FRC理解！

参考来源：http://www.cnblogs.com/TFH-FPGA/archive/2012/08/31/2665759.html

转帖注意：

uniphy：IP核设置步骤：

 Memory clock frequency：给DDR的时钟频率

1、对FPGA PHY设置

 PLL reference clock frequency：FPGA时钟引脚输入的时钟，供DDR的PLL使用时钟频率（关键设置）。工程用27MHZ

Full or half rate on Avalon-MM interface： FULL---verilog逻辑部分数据位宽X2，速度/2，，达到了降频的目的（关键设置）。但工程用Half

Additional address/command clock phase：是否允许地址、控制信号有相位的移动（一般要设置，否则时钟采样有问题）。工程未选择

PLL sharing mode：指是否与IP核外部的PLL共用，如果共用的话会有相应的引脚从IP核引出----一般选择NO SHARE 不共用，使用单独的

PLL sharing mode：同上

OCT sharing mode：同上

2、对DDR 设置

memory vendor：厂家。工程用Nanya

memory format：discrete 分立器件（设计为单片DDDR） DIMM 内存条（）

memory device speed grade ：DDR2:速度等级，根据DDR 手册。工程用6。我怎么觉得是看工程选择器件的速度等级，如ArriaV中我用的芯片速度等级是6

total interface with：数据位宽度（根据设计填写）。工程用128。DDR3芯片中DQ引脚总数。

DQ/DQS groups：一般8

number of chip selects  CS: 片选的个数 一般为1个

ROW address width：行地址个数 13 （根据DDR 手册）

column address width：列地址个数（根据DDR 手册）

bank-address width：bank个数（根据DDR 手册）

 

 ddr寄存器设置

 mode register 0

burst length：突发长度

read bust type：突发类型--sequence顺序的--interle断续的（交错的） 一般为sequence

CAS latency ：CAS延时参数设置。工程用7。

 

mode register 1

output drive strength ：输出电流强度（对信号的阻抗匹配有帮助）

memory ODT:设置DDR2的片上电阻值

 

到此-----------------------------------------------------------------

自己定制的DDR2/DDR3控制器就完成了-----------可以进行编译了-------------其中红色为关键设置

注意：随着IP核会产生很多tcl文件--------------必须运行引脚分配约束的TCL 否则无法编译通过

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DIY：QuartusII

Abstract
在Arria V板子上学习DDR3 SDRAM Controller with UniPHY 

Introduction<