DDR走线要求及Altium T型节点的处理（t节点dddr 这个demo比较乱，不当重点看 后边继续补充）...

1.

Altium 地址线等长的问题？

如图，先走A线，记住A线长度，再走B线，然后得到了A+B的总长，再减去A线长就等于C线长了！假如你A的线长是12.5MM（记住），走B线（先走距离长的一边）后得到线的总长是20MM,那么分支的一伴就是20-12.5=7.5MM，再把C线走好，利用我们蛇行等长的工具，（因为C线的长度短于B线）把总长设置为：27.5MM,C线走蛇行线则OK!个人习惯觉得可行，可参考。

 

 在PCB过滤器里可以看到长度！很好用的！来计算各个段的长度。

 

另外：

目前AD还没有T节点设置这个功能，ALLEGRO里有，在高速设计这块，奥腾还是很欠缺的

 

不过有个比较笨但实用的办法：就是在绕地址分支的时候，先另存一个板子，删掉地址分支的另外一边，把一边的线绕好后再拷贝上去

 

 

2.

 （这个demo比较乱，不当重点看）

DDR 与 CPU 分支等长的实现Demo 

长期以来，如何实现DDR 与CPU 之间时钟，数据，控制线的等长一直是困扰Altium 软件用户的一个问题，现提供通过设定From to Editor来实现同一网络中不同节点以及不同网络之间的等长的设计方法供参考：

 

1）. 如下图一所示：在一个SOC 连接两个DDR 的情况下，由于各信号线对于时序的要求，在PCB 设计中随之转换为等长的要求。与此同时，等长包括两个方面，第一，单根网络如address 、data 等线满足A+B=A+C；第二，要求所有组内不同网络满足A+B=A+C。难点在于Altium Designer常规情况下，A 、B 、C 三段线属于同一个网络，B 与C 的等长通过Tools 》Interactive Length tuning无法实现，因为Altium 的等长功能完全基于不同的网络长度本身，而无法以不同的节点作为参照。

 

 

 （图一）

 2）. 在这样的背景下，From to Editor对不同节点的等长调节有了用武之地，下面我们就 用详细的操作步骤来说明在Altium Designer软件中是如何实现等长调节与控制的。

 - 启动Windows 操作系统，运行Altium Designer - 将附件DDR_Project解压缩至自己的硬盘中- 在软件的运行界面执行：文件》打开项目，而后选择DDR_Project文件夹下面的

 DDR2.PrjPCB ，点击“打开”- 在项目文件下面包含一个相应的原理图框图以及DDRx2_Start.PcbDoc，双击1DDRx2_Start.PcbDoc即可打开PCB 文件，如下图二所示（其中U1为SOC 芯片，U2，U3为两个不同的DDR 芯片）：

 

 （图二）

  

- 如图二所示，我们已经完成了三根网络线的基本的拉线任务，接下来就是对这三 根网络线所对应的6条不同的分支进行等长调节处理 

- 在PCB 编辑界面，通过View 》Workspaces Panels》PCB 》PCB 来打开PCB 设定窗口，同时点击From-To Editor，如图三：

 

 （图三）

 - 在From-To Editor界面，点击网络XM1ADDR0，随后在中间的信息框中将会显示这个网络所包含的三个节点，选择SOC 部分的节点（U1-H24）以及DDR1的节点2

 (U2-J8)使其高亮，而后点击”Add From To XM1ADDR0(U1-H24:U2-J8)” 即可创建 XM1ADDR0的第一条分支线，然后选择U1-H24和U3-J8这两个节点使其高亮，而后点击Add From To XM1ADDR0(U1-H24: U3-J8)，在PCB 管理界面的底部区域，可查看到XM1ADDR0所包含的两个From to Editor的所属网络名、长度等信息，如图四：

 

 

 （图四）

 - 同理，为网络XM1ADDR1和XM1ADDR2各创建的两个不同的From To Editor如图

 五：

 

 （图五）

 3

- 3个网络，组成了6个不同的From to Editor。我们将值写入Excel 中，以便比较，

这里我们可以获知最大的From to Editor 长度为1433mil （这个值需要根据实际的PCB 设计分支的不同情况而定夺，此处我们假设其值为1440，以方便计算以及调节）

 （图六）

 - 由上图易知XM1ADDR0的长度为1674mil ，两个不同的分支为1073mil 和1425mil ，对于此种等长我们需要分为两步进行：

（在下面的步骤中会提到“干路”和“支路”，其中前者指从SOC 连出来的那一段线，后者指从SOC 连出一段线之后连接到DDR 的分支线）

1) 基于长分支的干路等长：

a) 1440-1425+1674= 1689 （长分支以最大From to Editor为基准，用目标支路长度减去这个网络的略长的分支即干路上所需要增加的长度再加上本身的网络长度1674，即可计算出在这一次等长操作中的目标网络长度）

b) 执行：Tools 》Interactive Length Tuning，鼠标上即会出现十字光标，在XM1ADDR0网络的干路上点击即会出现等长控制条，而后按键盘上的“Tab”键，出现网络等长配置窗口，选择“Manual”在Target Length中输入1689mil ，点击确定，在网络干路上移动光标并且通过 “，”（减小幅度），“。”（增大幅度），“1”（减小转角半径），“2”（增大转角半径），“3”（减小间隔），“4”（增大间隔）等快捷键来调节使得网络的长

度等于

1689mil

 （图七）

4

 2) 基于短支路的分支等长:

a) 长支路长度减去短支路长度再加上干路匹配网络目标长度，即1425-

1073+1689=2041

b) 通过Tools 》Interactive Length Tuning对XM1ADDR0网络中连接到DDR2

的支路以网络长度2041mil 为目标进行等长：

 

（图八）

 

- 同理，其它各分支等长完成如下：

 

（图九）

5

- 机械的进行运算目标网络长度会浪费很多的时间，而此时，我们就可以借助于Excel 公式（Excel 文件请查看DDR.xls ）予以解决，如图十：

 

（图十）

 

- 最终完成的PCB 设计文件见DDRx2_Finished.PcbDoc。 

 

 

3.

DDR,DDR2 PCB 布线走线时等长一般要求

DDR，DDR2的时序要求一般比较高，所以对于时钟、地址控制线、数据、DQS等的等长要求较高。
以下简单说一下DDR，DDR2的等长布线要求- ?' _# Y3 y1 `
DDR 时钟（查分）:一般要求差分阻抗100欧。 线宽、间距需要根据叠层结构计算出来，与其他走线的间距要满足3w规则；必需精确匹配差分对走线误差，允许在＋30mil 以内。
KDDR 地址、片选及其他控制线：单端阻抗50欧。应走成菊花链状拓扑，可比ddrclk 线长1000－2500mil，绝对不能短。
DDR 数据线，ddrdqs，ddrdm 线：单端阻抗50欧。最好在同一层布线。数据线与时钟线的线长差控制在50mil 内。其中要特别注意DQS的走线，要满足3W规则。
( P7 Y; N0 E; H- r+ G
其中PCB走线阻抗都要根据实际的叠层结构计算。

 

 

转载于:https://www.cnblogs.com/tureno/articles/7326409.html