DDR走线拓扑

最新推荐文章于 2024-07-27 17:26:27 发布

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分类专栏：原创文章标签： DDR T型拓扑 Fly-By 端接匹配

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DDR走线拓扑

DDR与SDRAM

DDR=Double Data Rate双倍速率,DDR SDRAM=双倍速率同步动态随机存储器，人们习惯称为DDR，其中，SDRAM 是Synchronous Dynamic Random Access Memory的缩写，即同步动态随机存取存储器。而DDR SDRAM是Double Data Rate SDRAM的缩写，是双倍速率同步动态随机存储器的意思。DDR内存是在SDRAM内存基础上发展而来的，仍然沿用SDRAM生产体系，因此对于内存厂商而言，只需对制造普通SDRAM的设备稍加改进，即可实现DDR内存的生产，可有效的降低成本。
DDR SDRAM发展至今，已经从第一代发展到了第六代，但是因为工艺与价格的因素，目前使用居多的还是第三代以及第四代的SDRAM；同时由于单片颗粒的内存容量与价格之间的因素，我们经常使用多颗小容量DDR SDRAM组成大容量存储，例如四片2GB的组成8GB的存储。
在这个过程中，因为实际的PCB布线的因素，我们的多片DDR要满足DDR规范的时序，就需要使用一定的拓扑结构来完成时序的要求，接下来我们就来介绍DDR的拓扑。

T型拓扑

T型拓扑如下：在这里插入图片描述
T型拓扑特点是每个分支的接收负载端和走线长度尽量保持一致，这种拓扑保证不同接收端没有skew，在多负载情况下可以有效的避免时钟、地址和控制信号不同步的问题。但是这种情况下的布线比较困难，空间资源使用较多。
该种拓扑在走线不是很长，并且走线可控的情况下可以不适用VTT和RTT电阻端接；只有走线很长且阻抗难以控制时，可以使用端接来实现更好的信号完整性。

FLY-BY拓扑

Fly-By拓扑如下：在这里插入图片描述
FLY-BY拓扑与前面讲到的拓扑不一致，它不能保证每个驱动端到各个负载的走线长度相等，而是确保到每个驱动端长度尽量短，从而避免分支信号产生对主信号的反射干扰。该类型不能保证时钟、地址和控制线号同步。
使用这种拓扑时请注意电阻端接的位置，一般是该拓扑最后一片DDR的后面端接。也就是上图中的（b）所示意的这种端结形式。端结电压是参考电压，也就是Vccq/2，端结电阻根据CPU的不同也不一致，我有见过51欧姆的，也有见过49.9欧姆的，还见过33欧姆的。

该走线比较容易实现，但是该种拓扑在不添加端接电阻时，很难实现阻抗匹配，只有使用合适的段接电阻，才能改善过冲现象；
并且，使用FLY-BY结构，需要CPU支持读写均衡这一技术。

写入平衡

为了获得更好的信号完整性，DDR3内存模块采用了FLY-BY拓扑结构，用于命令，地址，控制信号和时钟。 fly-by拓扑结构受益于减少短截线数量及其长度，但它也会导致DIMM上每个DRAM的时钟和其他时序之间的传输时间偏差。这使得控制器难以满足tDQSS，tDSS和tDSH规范。因此，DDR3 SDRAM支持“写入平衡”功能，允许控制器补偿偏斜。
内存控制器可以使用“写入均衡”功能和来自DDR3 SDRAM的反馈调整DQS - DQS＃到CK - CK＃的关系。涉及的存储器控制器必须在DQS-DQS＃上具有可调延迟设置，以使DQS-DQS＃的上升沿与DRAM引脚的时钟对齐。DRAM异步反馈CK-CK＃，通过DQ总线以DQS-DQS＃的上升沿采样。控制器反复延迟DQS-DQS＃，直到检测到从0到1的转换。通过此措施建立的DQS - DQS＃延迟，总会确保tDQSS规范。除tDQSS外，还需要满足tDSS和tDSH规范。实现这一目标的一种方法是将应用中的实际tDQSS与DQS上的适当占空比和抖动相结合-DQS＃信号。