Verilog中实现电平检测

在Verilog代码中，经常会看到类似下面的一小段代码：

always@(posedge fpga_clk)
dds_rd1<=dds_rd;
assign dds_rd_pos=dds_rd&!dds_rd1; 

用一个通式表示就是：C=A&!B，B（n）=A（n-1），也就是寄存器B储存寄存器A的上一个时刻的值，C是来检测A的电平变化的。下图说明的检测过程。

 

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