asic(vhdl,verilog)设计里很多的逻辑比较,譬如<,<=,!=,等等, 根据我的经验 !=比逻辑等效的<,<=耗资源,逻辑等效的<,<=消耗资源相同。如a<6和a<=5消耗资源就相同,他们也是逻辑等效的。
verilog里的<<<运算比较耗资源,直接用case展开面积较小。
转载于:https://www.cnblogs.com/beinghu2/archive/2009/08/04/1539089.html
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