使用计算机组成原理全加器设计,杭电计算机组成原理全加器设计实验1-20210410002136.docx-原创力文档...

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3

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杭州电子科技大学计算机学院

实验

目的

课程名称:

实验项目: 指导教师: 实验位置:

计算机组成原理

全加器设计实验

实验报告

姓

班

学

日

名：

级

号

期：2015年4月15日

(1 )

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学习ISE工具软件的使用及仿真方法。

学习FPGA程序的下载方法。

熟悉Nexys3实验板。

掌握运用Verilog HDL进行结构描述与建模的技术和方法。

掌握二进制全加器的原理与设计方法。

实验

环境~I

ISE Design Suite 14.6

Digile nt Adept

Nexys3实验板

实验

内容

(算

法、

程

序、

步骤

和方

(1)

(2)

(3)

(4)

代码：

Module

画出全加器的真值表并化简，得出输出变量的逻辑表达式。 创立新的工程，根据逻辑表达式进行结构描述方式进行建模。 新建测试文件，进行软件仿真。

生成BIT文件，下载入 FPGA，进行硬件测试。

文件:

module Add(A,B,Ci,F,Co);

in put A,B,Ci; output F,Co; wire A,B,Ci,F,Co;

xor X1(F,A,B,Ci),

X2(S2 AB)；

and A1(S1,A,B), A2(S3,S2,Ci);

or O1(Co,S1,S3);

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en dmodule

仿真文件：

module test;

reg A;

reg B;

reg Ci;

// Outputs

wire F;

wire Co;

//1nstantiate the Unit Under Test (UUT)

Add uut (

4 (A),

?B(B),

?Ci(Ci),

?F(F),

.Co(Co)

);

in itial begi n

//1 nitialize In puts

A = 0;B = 0;Ci = 0;

// Wait 100 ns for global reset to

finish #100;

// Add stimulus here

A = 0;B = 0;Ci = 1;

#100;

A = 0;B = 1;Ci = 0;

#100;

A = 0;B = 1;Ci = 1;

#100;

(接 上) 实验 内容

(算 法、

程 序、 步骤 和方 法)

A = 1;B = 0;Ci = 0; #100;

A = 1;B = 0;Ci = 1; #100;

A = 1;B = 1;Ci = 0; #100;

A = 1;B = 1;Ci = 1; #100;

end

en dmodule

A

Ci

Co

B

F

0

0

0

0

0

0

0

1

1

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1

1

件方程结果

记录

硬件测试结果

和计

经过实验，所设计的全加器输出的结果正确复合逻辑

结论

试验心得与小结

试验心得与小结

学习了门级元件的使用，而且使用的是结构化建模，而不是行为建模，又是 一次提高。

指导

教师

评议

成绩评定:

指导教师签名: